Device and method for processing data
专利汇可以提供Device and method for processing data专利检索，专利查询，专利分析的服务。并且PURPOSE:To improve versatility and to enable programming at the user level by performing processing corresponding to the program length of a sub routine in a source program while using plural programmable hardware circuits. CONSTITUTION:The sub routine longer than the specified length is compiled by the plural programmable hardware circuits such as field programmable gate arrays(FPGA) 151-15n corresponding to the program length of the sub routine in the source program while using those hardware circuits. On the other hand, the sub routine shorter than the specified length is compiled by an execution file as it is and processed by softwares. Prepared mapping and execution files are preserved in a RAM 14 as a shared memory. Thus, when the stored execution file is read and started, a CPU 11 loads the mapping files of (n) pieces of FPGA from the RAM 14 and obtains the sub routine as a wave motion circuit.，下面是Device and method for processing data专利的具体信息内容。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高級言語で作成したソースプログラムを実行ファイルにコンパイルしてデータ処理を実行するデータ処理装置及び方法に関する。
【０００２】
【従来の技術】従来、複雑で且つ大幅な時間を要するデータ処理を行なう場合、プログラムを組んでソフトウェアで対処するか、あるいはゲートアレイ等により専用ハードウェアを開発して対処するかのいずれかの方法により実現していた。
【０００３】一般的には、上記前者のソフトウェアによる方法はユーザが手軽に実現できる反面、高速化が困難であり処理時間を短くすることができないと共に、膨大なメモリ容量を必要とするので効率的な処理を行なうことができず、それがために上記後者のハードウェアによる方法を採ることが多かった。
【０００４】しかしながらこのハードウェアによる方法にあっても、処理速度が向上し、メモリ容量も制限できる反面、開発に期間と費用とを要し、且つ汎用性が乏しいために用途に合わせてその都度開発し直さなければならないという欠点があった。
【０００５】
【発明が解決しようとする課題】上述した如くソフトウェアによる方法は高速化が困難で膨大なメモリ容量を必要とし、ハードウェアによる方法は開発に期間と費用とを要し、且つ汎用性が乏しいという欠点があったため、
ユーザはその時々に応じていずれか不具合の度合いの少ないほうを選択して実現するようにしていた。
【０００６】本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、汎用性が高く、ユーザレベルでのプログラムが可能であると同時に処理速度が高く、メモリ容量も制限できるデータ処理装置及び方法を提供することにある。
【０００７】
【課題を解決するための手段及び作用】すなわち本発明は、複数のプログラム可能なハードウェア回路、例えばＦＰＧＡ（Field Programmable Gate Array:フィールド・プログラマブル・ゲート・アレイ（ユーザがプログラム可能なゲート・アレイ））を用い、ソースプログラム中のサブルーチンのプログラム長に対応して特定長以上のサブルーチンは上記プログラム可能なハードウェア回路にコンパイルさせる一方、特定長より短いサブルーチンはそのまま実行ファイルにコンパイルさせてソフトウェアで処理させるようにしたもので、汎用性が高く、ユーザレベルでのプログラムが可能であると同時にメモリ容量も制限せず、高速処理が可能で効率的なデータ処理を行なうことができる。
【０００８】
【実施例】以下図面を参照して本発明の一実施例を説明する。
【０００９】図１はその回路構成を示すもので、11は装置全体を統合制御するＣＰＵ、12は外部インタフェイスやシステムバスＳＢなどの制御を行なうペリフェラルＬ
ＳＩ、13はシステムプログラムやＢＩＯＳ等を記憶するＲＯＭ、14は共有メモリとして使用されるＲＡＭ、151
，152 ，…，15n はそれぞれプログラム可能なハードウェア回路としてのＦＰＧＡである。
【００１０】上記ＦＰＧＡ151 ，152 ，…，15n は、それぞれが例えば２０×１０ 3 個のゲート素子をアレイ状に配列してなるＬＳＩチップで構成され、サブルーチンをコンパイルすることで所望のハードウェア回路を実現するものであり、ここではｎ個設けられるものとする。
【００１１】上記のような構成にあって、その動作は図２に示すようになる。 すなわち、同図はソースプログラムを作成してからその実行ファイルを共有メモリであるＲＡＭ14に保存するまでの処理内容を示すもので、全体の動作制御はＣＰＵ11により行なわれる。
【００１２】処理当初には、まずステップＳ１に示すようにユーザが高級言語でソースプログラムを必要に応じてサブルーチンを含んで作成する。 プログラムの作成を終えるとＣＰＵ11は続いてステップＳ２でそのソースプログラム中にサブルーチンがあるか否かを判断する。
【００１３】ここでサブルーチンがある場合には、さらにステップＳ５でそのサブルーチンのプログラム長が長いか否かを例えば特定のプログラムステップ数を基準にして判断する。 プログラム長が長く、長時間の処理が必要なサブルーチンがあった場合には、ステップＳ６でそのサブルーチンに対してＦＰＧＡ用のコンパイラによりコンパイルすることでＦＰＧＡ151 ，152 ，…，15n にマッピングファイルを作成する。
【００１４】また、上記ステップＳ２でサブルーチンがなくメインルーチンのみであると判断した場合、あるいはサブルーチンがあったとしてもステップＳ５でそのサブルーチンが長時間の処理が必要なものでなく短いサブルーチンであると判断した場合はＲＯＭ13に予め記憶される該高級言語用のコンパイラでこれらメインルーチン及びサブルーチンをコンパイルして実行ファイルを作成する。
【００１５】そして、ステップＳ４において上記ステップＳ６で作成したマッピングファイル及びステップＳ３
で作成した実行ファイルを共有メモリであるＲＡＭ14に保存する。
【００１６】こうしてＲＡＭ14に記憶させた実行ファイルを読出して起動させると、ＣＰＵ11はＲＡＭ14よりｎ
個のＦＰＧＡ151 ，152 ，…，15n のマッピングファイルをロードして所定個数のサブルーチンをＦＰＧＡ151
，152 ，…，15n にて波動回路として実現させる。
【００１７】そして、ソースプログラムの実行ファイルはＲＡＭ14に移され、ＣＰＵ11により実行される。 このとき、長時間の処理を要するサブルーチンをコールする場合はＣＰＵ11が予めハードウェア化したＦＰＧＡ151
，152 ，…，15n のいずれかによりデータ処理を実行させるため、高速でサブルーチンを処理することができる。 ＣＰＵ11はその結果を受取った後に再び実行ファイルを続行させるもので、以上の処理をソースプログラムのメインルーチンが終了するまで実行する。
【００１８】なお、上記実施例では、長時間の処理が必要なサブルーチンをＦＰＧＡ151 ，152 ，…，15n でハードウェア化して実現するか否かを自動的に判断し、実行させるようにしたが、ユーザが個々のサブルーチンについてハードウェア化するか否かを判断し、指定してコンパイルさせるようにすることもできる。 また、ＦＰＧ
Ａ151 ，152 ，…，15n へのサブルーチンロードをプログラム実行前にすべて終えてしまうのではなく、ソースプログラムの実行ファイル中でサブルーチンがコールされた時に、自動的にロードすることもできる。
【００１９】さらに、プログラム可能なハードウェア回路としてのＦＰＧＡ151 ，152 ，…，15n の使用個数が限定される場合には、ｎ個のＦＰＧＡ151 ，152 ，…，
15n中のｍ個（ｎ＞ｍ）にサブルーチンがコンパイルされた時点で、残るサブルーチンはその処理に必要な長さに関係なく、そのままメインルーチンと共に実行ファイルにコンパイルするものとして設定することも考えられる。
【００２０】
【発明の効果】以上に述べた如く本発明によれば、複数のプログラム可能なハードウェア回路、例えばＦＰＧＡ
を用い、ソースプログラム中のサブルーチンのプログラム長に対応して特定長以上のサブルーチンは上記プログラム可能なハードウェア回路にコンパイルさせる一方、
特定長より短いサブルーチンはそのまま実行ファイルにコンパイルさせてソフトウェアで処理させるようにしたので、汎用性が高く、ユーザレベルでのプログラムが可能であると同時にメモリ容量も制限せず、高速処理が可能で効率的にデータ処理を行なうことができる。
【図１】本発明の一実施例に係る回路構成を示すブロック図。
【図２】本発明の動作を説明するフローチャート。
11…ＣＰＵ、12…ペリフェラルＬＳＩ、13…ＲＯＭ、14
…ＲＡＭ、151 ，152，15n …ＦＰＧＡ。
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