【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリとゲートアレイマスタが１チップ内に組み込まれたゲートアレイ回路及びフィールドプログラマブルゲートアレイ回路に関する。

【０００２】

【従来の技術】半導体製造メーカが予め半導体晶基板に基本セル（ゲート）を規則的（アレイ状）に並べたマスターウェーハを予め用意し、ユーザの要望する回路を基本セルを接続する配線の変更で形成するＡＳＩＣ技術が知られている。 このＡＳＩＣ技術によれば、ユーザーの要望が確定したあと、配線の設計とウェーハプロセスの最終工程である配線工程を行うだけでユザーの要望する回路を構成することができる。 このため、このＡＳＩＣ
技術によれば、スタンダードセル技術やフルカスタム技術等のＡＳＩＣ技術と比較して、小規模で製造時間が短く、生産量の少ないＡＳＩＣを効率的製造することに適している。

【０００３】また、ユーザーがゲートアレーの配線構造をアドレス信号を用いてプログラムすることのできるフィールドプログラマブルゲートアレー（Field Programa
bleGate Array, ＦＰＧＡ）が知られている。 ＦＰＧＡ
では、ＦＰＧＡを構成する回路を細かいブロックに分割することにより、回路の設計性能を向上できる。 また、
必要に応じて、何時でも回路構成を変更できるという利点がある。

【０００４】

【発明が解決しようとする課題】しかし、上記のＡＳＩ
Ｃ技術では、ゲートアレイとメモリを１チップ上に混載することが難しいという欠点を有している。 即ち、ゲートアレイではゲートを構成するトランジスタを一定の規則に従って配列しているため、その上にメモリを作成した場合には面積の点で非常に効率が悪く、実用的ではない。 また、ある規模のメモリを予め回路チップの一部に搭載し、残る部分をゲートアレイとしてマスタウエハを作成することも考えられる。 しかし、この手法では、ユーザーが要求するアプリケーション毎にメモリの規模、
すなわちメモリのビット数×ワード数が変化するため、
半導体製造メーカが予め膨大な種類のマスタウエハを用意しなければならない。

【０００５】ＦＰＧＡも同様の欠点を有し、メモリのビット数とワード数の組み合わせの種類に応じて、半導体製造メーカが予め膨大な種類のマスタウエハを用意しなければならない。

【０００６】本発明は上記実情に鑑みてなされたもので、この発明の目的は、より汎用性の高いメモリとゲートアレイを備えた１チップゲートアレイ回路及びＦＰＧ
Ａを提供することにある。

【０００７】この発明の他の目的は、複数種類のビット数とワード数の組み合わせに対応することのできるマスタウエハを用いたゲートアレイ回路及びＦＰＧＡを提供することにある。

【０００８】本発明のさらに他の目的は、ビット数とワード数の構成を可変としたメモリとゲートアレイマスタとを同一平面上に混載して１チップ化したゲートアレイ回路及びＦＰＧＡを提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため、この発明の第１の観点にかかるゲートアレー回路は、

【００１０】複数のメモリと、前記複数のメモリに接続され、前記複数のメモリのビット数とワード数を可変入出力制御する入出力制御回路と、前記入出力制御回路を介して前記複数のメモリに接続され、規則的に配置された複数のゲートが相互接続されて構成され、前記メモリから供給されたデータを処理するゲートアレイ、を１つの集積回路の異なる平面領域上に配置したことを特徴とする。

【００１１】また、この発明の第２の観点にかかるゲートアレー回路は、複数のメモリと、外部端子を介して供給されるアドレス信号に応答して前記複数のメモリのビット数とワード数を可変入出力制御する入出力制御回路と、前記入出力制御回路を介してメモリに接続され、前記複数のメモリの出力データを処理するゲートアレイ、
を１つの集積回路上に混載したことを特徴とする。

【００１２】

【作用】この発明の第１の観点にかかるゲートアレイ回路によれば、ゲートアレイとは別個に配置された入出力制御回路により、複数のメモリのビット数とワード数が可変入出力制御される。 したがって、入出力制御回路により複数のメモリのビット数とワード数を調整できる。

【００１３】また、この発明の第２の観点にかかるゲートアレイ回路によれば、アドレス信号に応答して入出力制御回路が複数のメモリのビット数とワード数が可変入出力制御する。 したがって、ユーザー自身がメモリのビット数とワード数を調整できる。

【００１４】

【実施例】（第１実施例）以下図面を参照して本発明の第１実施例を説明する。

【００１５】図１は配線を施す前の状態での回路チップ、即ち、マスタウエハの構成概念を示す。 図１において、10が回路チップ、11が複数個の小規模なメモリからなるメモリ部、12がこのメモリ部11の入出力（正確には入出力ビット数×記憶ワード数の対）を制御するためのトランジスタ、埋設配線（半導体基板に不純物を拡散、
インプラすることにより形成された配線）などで構成される入出力制御回路、13は回路チップ10内の上記メモリ部11及び入出力制御回路12を除く全領域に形成されたゲートアレイマスタである。 次に、図１に示されるマスタウエハの具体例を図２を参照して説明する。

【００１６】メモリ部１１は、半導体プロセス技術を用いて作成したフルカスタムパターンの２個のＲＯＭ21，
22から構成される。 ＲＯＭ21，22個々は、ビット数４×
ワード数１６のリードオンリーメモリである。 ＲＯＭ21
はアドレス信号Ａ００〜Ａ０３に応答してデータ信号Ｄ
００〜Ｄ０３を出力し、ＲＯＭ22はアドレス信号Ａ１０
〜Ａ１３に応答してデータ信号Ｄ１０〜Ｄ１３を出力する。 ＲＯＭ21, 22のアドレス信号入力端子はアドレスパッド（或いはコンタクト、丸印で示す）に接続されている。 アドレスパッドには、後述する配線工程で、ユーザーの要求仕様に応じて設計されたアドレス配線が接続される。

【００１７】入出力制御回路12は、マルチプレクサ23〜
26とインバータ27、これらを接続する配線（半導体製造プロセスで製造されている）、制御パッドＳ及びデータ出力パッドから形成される。 ＲＯＭ21からの出力データ信号Ｄ００〜Ｄ０３はそのままデータ出力パッドに供給される。 マルチプレクサ23〜26には、制御パッドＳを介して切り替え制御信号が供給される。 マルチプレクサ23
は、この切り替え制御信号に応答して、ＲＯＭ21，22の出力データ信号Ｄ００とＤ１０の一方を選択して入出力パッドに供給する。 同様に、マルチプレクサ24はＤ０１
とＤ１１の一方を、マルチプレクサ25はＤ０２とＤ１２
の一方を，マルチプレクサ26はＤ０３とＤ１３の一方をそれぞれ選択して入出力パッドに供給する。 ゲートアレイマスタ11は従来一般のゲートアレイマスタと同様であり、トランジスタからなるゲートをアレイ状に配列して形成されるものである。

【００１８】上記構成のマスタウエハの形成後、ユーザーの要求する仕様に合わせて、ＲＯＭ21, 22のアドレス配線、ゲートアレーマスタ11内のゲートを相互接続する配線、及び、ゲートアレイマスタ11と入出力制御回路12
を接続する配線を設計・製造して、所期の機能を有するゲートアレーチップを完成する。

【００１９】例えば、ユーザの要求使用が、ＲＯＭ21，
22をビット数４×ワード数１６の２つの独立したＲＯＭ
として使用する仕様の場合、例えば、図３に示すように、配線を形成する。 図３において、ＲＯＭ21と22のアドレス配線は別個に形成され、制御パッドＳはマルチプレクサ23〜26がＲＯＭ22からのデータＤ10〜Ｄ13を選択するように、プルダウンされる。 そして、データ出力パッドはゲートアレー11に接続される。 このように配線を設計すれば、ＲＯＭ21, 22を２つの独立したメモリとして使用できる。

【００２０】また、例えば、ユーザの要求仕様が、ＲＯ
Ｍ21，22をビット数８×ワード数１６の１つのＲＯＭとして使用する仕様の場合、例えば、図４に示すように、
ＲＯＭ21と22のアドレス配線を共通にし、制御パッドＳ
はマルチプレクサ23〜26がＲＯＭ22からのデータＤ10〜
Ｄ13を選択するように、プルダウンし、データ出力パッドはゲートアレイマスタ11に接続される。 このように配線を設計すれば、ＲＯＭ21, 22をビット数８×ワード数１６の１つのＲＯＭとして使用できる。

【００２１】次に、ユーザの要求使用が、ＲＯＭ21，22
をビット数４×ワード数３２の１つのＲＯＭとして使用する仕様の場合、例えば、図５に示すように、ＲＯＭ21
と22のアドレス配線を共通にしてアドレスＡ０〜Ａ３を供給し、制御パッドＳにアドレスＡ０４を供給し、マルチプセクサ23〜26に接続されたデータ出力パッドのみがゲートアレイマスタ11に接続される。 このように配線を設計すれば、マルチプレクサ23〜26がアドレス信号Ａ０
４に応じて、ＲＯＭ21又は22の出力データの一方を選択して出力するので、ＲＯＭ21, 22をビット数４×ワード数３２の１つのＲＯＭとして使用できる。

【００２２】上記実施例によれば、配線工程で配置する配線の設計を変更することにより、メモリ部11のＲＯＭ
21，22を用いて３通りのメモリ仕様を満足することが可能となる。 換言すれば、１つのマスタウエハを用いて、
ユーザーの３種類の要求を満たすことができる。 従って、上記実施例によれば、用意しなければならないマスタウエハの数を従来より大幅に少なくすることができる。 （第２実施例）次に、図２に示す回路と類似の構成の第２実施例を図６に示す。 なお、図６において、図２と同一部分には同一符号を付し説明を省略する。

【００２３】まず、ＲＯＭ21，22をビット数４×ワード数１６の２つのＲＯＭとして使用する場合、ＲＯＭ21にはアドレス信号Ａ００〜Ａ０３が入力され、データ信号Ｄ００〜Ｄ０３が読出される。 データ信号Ｄ００〜Ｄ０
３はそのままデータＤ４〜Ｄ７として出力されると共に１ビット幅のマルチプレクサ23〜26に送出される。 ＲＯ
Ｍ22にはアドレス信号Ａ１０〜Ａ１３が入力され、データ信号Ｄ１０〜Ｄ１３が読出される。 データ信号Ｄ１０
〜Ｄ１３はそのままマルチプレクサ23〜26に送出される。

【００２４】マルチプレクサ23〜26は、アドレス信号Ａ
０４とインバータ27によるその反転信号に応じてＲＯＭ
21，22からの入力データの一方を選択し、それぞれデータＤ０あるいはＤ１０、Ｄ１あるいはＤ１１、Ｄ２あるいはＤ１２、Ｄ３あるいはＤ１３として出力する。 マルチプレクサ23〜26及びインバータ27とその周囲の配線は図１の入出力制御回路12を構成するものである。

【００２５】上記構成にあって、マルチプレクサ23〜26
の選択信号となるアドレス信号Ａ０４になにも接続せずにハイインピーダンスとした場合、マルチプレクサ23〜
26はＲＯＭ22からのＤ１０〜Ｄ１３を選択してデータＤ
０〜Ｄ３として出力する。

【００２６】従って、ＲＯＭ21，22へのアドレス信号Ａ
００〜Ａ０３とＡ１０〜Ａ１３を別々に制御すれば、Ｒ
ＯＭ21から読出されるデータ信号Ｄ００〜Ｄ０３をそのままデータＤ４〜Ｄ７として出力させると共にＲＯＭ22
から読出されるデータ信号Ｄ１０〜Ｄ１３をマルチプレクサ23〜26で選択させてデータＤ０〜Ｄ３として出力させることができる。 即ち、ＲＯＭ21とＲＯＭ22をビット数４×ワード数１６の別個のメモリ（ＲＯＭ）として動作させることができる。

【００２７】また、ＲＯＭ21，22へのアドレス信号Ａ０
０とＡ１０、Ａ０１とＡ１１、Ａ０２とＡ１２、Ａ０３
とＡ１３にそれぞれ同じアドレスを与えると、ＲＯＭ22
から読出されるデータ信号Ｄ１０〜Ｄ１３がマルチプレクサ23〜26を介してデータＤ０〜Ｄ３として出力される。 従って、ＲＯＭ21とＲＯＭ22をビット数８×ワード数１６の１つのメモリ（ＲＯＭ）として動作させることもできる。

【００２８】また、ＲＯＭ21，22へのアドレス信号Ａ０
０〜Ａ０３とＡ１３〜Ａ１０に同じアドレスを与えると共に、マルチプレクサ23〜26への選択信号としてアドレス信号Ａ０４を与え（アドレスのビット数は５となる）、マルチプレクサ23〜26から出力されるデータＤ０
〜Ｄ３に注目すると、ＲＯＭ21とＲＯＭ22とをビット数４×ワード数３２の１つのメモリ（ＲＯＭ）として動作させることもできる。

【００２９】次に、マルチプレクサ23〜26の構成の一例を図８を参照して説明する。 図８において、マルチプレクサ23〜26は、ゲート回路31，32及びインバータ33から構成される。 マルチプレクサ23〜26の一方のデータ入力Ｉ１は、そのまま出力されると共に選択信号Ｓにより開閉制御されるゲート回路31を通過した後でインバータ33
で反転されてデータ出力Ｏ（オー）とされる。 他方のデータ入力Ｉ２は、選択信号Ｓの反転信号Ｓ￣により開閉制御されるゲート回路32を介した後にインバータ33で反転されてデータ出力Ｏとされる。 ゲート回路31，32及びインバータ33を含む破線Ｍで示される範囲内の回路が実際にマルチプレクサとして動作する。

【００３０】例えば，図７のマルチプレクサ23においては、データ入力Ｉ１がＲＯＭ22からのデータＤ１０に、
データ入力Ｉ２がＲＯＭ21からのデータＤ００に、そのまま出力されるデータＩ１がデータＤ１０に、反転出力されるデータ出力ＯがデータＤ０に、選択信号Ｓがアドレス信号Ａ０４に、反転選択信号Ｓ￣がインバータ27によって反転されたアドレス信号Ａ０４にそれぞれ該当する。

【００３１】以上の説明においては、メモリ部11と入出力制御部12を接続する配線をマスタウエハの段階で全て構成する例を示した。 しかし、例えば、ＲＯＭ21, 22と入出力制御回路12間の配線をマスタウエハ完成後の配線工程で行ってもよい。

【００３２】例えば、図８のようにマスタウエハを構成し、ＲＯＭ21, 22をビット数４×ワード数１６の２つのＲＯＭとして動作させる場合或いはビット数８×ワード数１６の１つのＲＯＭとして動作させる場合には、制御パッドＳには何も接続せず、データ入力ラインＩ１，Ｉ
２とゲート３１、３２やインバータ３３を接続する配線は行わない。 また、ＲＯＭ21, 22をビット数４×ワード数３２の１つのメモリとして動作させる場合には、図７
に示した通りの配線を行ない、さらに、マルチプレクサ
23〜26の出力Ｏを要求仕様に応じてゲートアレイマスタ
13に接続し、制御パッドＳにアドレス信号Ａ０４が供給されるように配線を行う。 このような構成とすれば、マルチプレクサ範囲Ｍ内の回路はＲＯＭ21, 22からのデータＤ００〜Ｄ０３，データＤ１０〜Ｄ１３に全く関与しなくなり、ＲＯＭ21, 22の出力データに余分な負荷をかけることが無くなる。 また、マルチプレクサ範囲内部の各配線も行わなければ、不必要な消費電力を押さえることもできる。 或いは、図９に示されるように、半導体回路のみをマスタウエハに形成し、要求仕様に合わせて配線を設計・形成してもよい。

【００３３】図７の構成を自由度を上げて発展させた構成例を図１０に示す。 図１０は４個のＲＯＭ41〜44によりメモリ部11を形成した例を示し、個々の回路は基本的に図７に示した回路と同一である。

【００３４】具体的に説明すると、ＲＯＭ41は、アドレス信号Ａ００〜Ａ０４を入力し、データ信号Ｄ００〜Ｄ
０７を出力する。 データ信号Ｄ００〜Ｄ０７はそのままデータＤ００８〜Ｄ０１５として出力されると共に１ビット幅のマルチプレクサ（Ｃ０〜Ｃ７）45〜46それぞれに送出される。 また、ＲＯＭ42は、アドレス信号Ａ１０
〜Ａ１４を入力し、データ信号Ｄ１０〜Ｄ１７を出力する。 データ信号Ｄ１０〜Ｄ１７はマルチプレクサ45〜46
それぞれに送出される。

【００３５】マルチプレクサ45〜46は、いずれもアドレス信号Ａ０５とインバータ47によるその反転信号に応じてＲＯＭ41，42からの入力データの一方を選択し、それぞれデータＤ０００あるいはＤ１００、Ｄ００１あるいはＤ１０１、…、Ｄ００７あるいはＤ１０７として出力する。

【００３６】ＲＯＭ43は、アドレス信号Ａ２０〜Ａ２４
を入力し、データ信号Ｄ２０〜Ｄ２７を出力する。 データ信号Ｄ２０〜Ｄ２７はそのままデータＤ２０８〜Ｄ２
１５として出力されると共に１ビット幅のマルチプレクサ（Ｃ１０〜Ｃ１７）48〜49のそれぞれに送出される。

【００３７】ＲＯＭ44はアドレス信号Ａ３０〜Ａ３４を入力し、データ信号Ｄ３０〜Ｄ３７を出力する。 データ信号Ｄ３０〜Ｄ３７はマルチプレクサ48〜49のそれぞれに送出される。

【００３８】マルチプレクサ48〜49は、いずれもアドレス信号Ａ２５とインバータ50によるその反転信号に応じてＲＯＭ43，44からの入力データの一方を選択し、それぞれデータＤ２００あるいはＤ３００、Ｄ２０１あるいはＤ３０１、…、Ｄ２０７あるいはＤ３０７として出力する。

【００３９】図１０に破線で示す如くマルチプレクサ45
〜46と同様にアドレス信号Ａ０５とインバータ47によるその反転信号を選択信号としてマルチプレクサ48〜49に供給してもよい。

【００４０】マルチプレクサ45〜46，48〜49とインバータ47，50及びその周囲の配線は図１の入出力制御回路12
を構成する。 入出力制御回路12を構成するマルチプレクサ45〜46，48〜49とインバータ47，50及びその周囲の配線を変えることにより、ＲＯＭ41〜44のそれぞれで３通り、計８１通り（＝３ ⁴ ）のメモリを構成することができる。 例えば、４つのＲＯＭ41〜44のうちの１つを独立したものとして、残る３つをビット数４×ワード数４８
のメモリとして使用できる。

【００４１】上記実施例のゲートアレイ回路にあっては、メモリ部11に設けられた複数のメモリの入出力制御を行なう回路として、トランジスタが極めて密に配列された配線の自由度の低いゲートアレイマスタ13ではなく、配線上の自由度の高い入出力制御回路12を用いる。
このため、ＡＳＩＣの設計者が配線を指定することで、
１種類のマスタウエハを用いて種々の構成のメモリを混載したゲートアレイ回路を実現できる。

【００４２】なお、上記実施例ではメモリ部11を構成する複数のメモリとしてＲＯＭを適用したが、入出力制御回路12及びゲートアレイマスタ13と同じ半導体プロセス技術を作成されるのであれば、ＲＡＭであってもよい。
また、マルチプレクサは双方向（メモリ部11からゲートアレイマスタ13及びゲートアレイマスタ13からメモリ部
11）にデータを転送することが可能なものでもよい。 （第３実施例）

【００４３】次に、図１１及び図１２を参照して本願発明をＦＰＧＡに適用した第３実施例を説明する。 図１１
は、この実施例にかかる１チップＦＰＧＡの平面構成を示す。 メモリ部51とコアセルマトリクスから成るゲートアレイマスタ53がプログラマバブル接続回路52を挟んで配置されている。 また、チップの周辺部には、入出力（Ｉ／Ｏ）セル54が配置されている。

【００４４】メモリ部51とプログラマバブル接続回路52
の回路構成例を図１２を参照して説明する。 メモリ部51
にアドレスＡ０〜Ａ３が供給された２つのメモリＭＥ０
とＭＥ１が配置される。 また、プログラマバブル接続回路52には、マルチプレクサＸ０〜Ｘ３53が配置される。

【００４５】メモリＭＥ０の出力データｄ０〜ｄ３は、
コアセルマトリクス53に直接供給されると共にマルチプレクサＸ０〜Ｘ３の一方の入力端に供給される。 メモリＭＥ１の出力データＤ０〜Ｄ３はマルチプレクサＸ０〜
Ｘ３の他方の入力端に供給される。 マルチプレクサＸ０
〜Ｘ３の出力端はコアセルマトリクス53に接続される。
コアセルマトリクス53は、メモリＭＥ０の出力データｄ
０〜ｄ３とマルチプレクサＸ０〜Ｘ３の出力データＤ´
０〜Ｄ´３からなる８ビットデータを処理する状態と、
マルチプレクサＸ０〜Ｘ３の出力データＤ´０〜Ｄ´３
の４ビットデータを処理する状態にプログラム可能に相互接続されている。 換言すれば、コアセルマトリクス53
は、外部から供給されるプログラミング信号に応答して、メモリＭＥ０の出力データｄ０〜ｄ３とマルチプレクサＸ０〜Ｘ３の出力データＤ´０〜Ｄ´３からなる８
ビットデータを処理する状態と、マルチプレクサＸ０〜
Ｘ３の出力データＤ´０〜Ｄ´３の４ビットデータを処理する状態の一方にセットされるように、通常知られた手法で構成されている。

【００４６】マルチプレクサ53はアドレスＡ４とそのインバータ２７による反転信号に応答して、アドレスＡ４
がハイレベルの時、メモリＭＥ０の出力データを選択して出力し、アドレスＡ４がローレベルの時、メモリＭＥ
１の出力データを選択して出力する。

【００４７】この構成において、アドレスＡ０を、例えば、ローレベルに固定してマルチプレクサにメモリＭ１
の出力データを常時選択させ、さらに、コアセスマトリクス53をメモリＭＥ０から直接供給されるの出力データｄ０〜ｄ３とマルチプレクサＸ０〜Ｘ３から供給される出力データＤ´０〜Ｄ´３からなる８ビットデータを処理する状態にプログラムすれば、２つのメモリＭ０，Ｍ
１は８ビット×１６ワードの１つのメモリとして働き、
コアセルマトリクス53はこの８ビットのデータを処理する。

【００４８】一方、アドレスＡ０をローレベルとハイレベルで切り替えて、マルチプレクサにメモリＭＥ０とＭ
Ｅ１の出力データを切り替えて選択させ、さらに、マルチプレクサＸ０〜Ｘ３から供給される出力データＤ´０
〜Ｄ´３からなる４ビットデータを処理する状態にプログラムすれば、２つのメモリＭ０，Ｍ１は４ビット×３
２ワードの１つのメモリとして働き、コアセルマトリクス53はこの４ビットのデータを処理する。

【００４９】従って、メーカーは８ビット×１６ワードのメモリを備えたＦＰＧＡと４ビット×３２ワードのメモリを備えたＦＰＧＡを別個に用意する必要はなく、Ｆ
ＰＧＡの種類を抑えることができる。

【００５０】図１３に、図１２に示される構成を、８ビット×１６のワードのメモリを２つ使用した場合に拡張した例を示す。 このような構成によれば、ユーザー自身が２つのメモリを、１６ビット×１６ワードのメモリ、
或いは、８ビット×３２ワードのメモリとして、切り替えて使用できる。

【００５１】また、例えば、図１４に示されるように、
メモリ部51に構成する個々のメモリのビット数を比較的小さくし、複数のメモリの出力をアドレス信号を制御してマルチプレクサで切り替えるようにしてもよい。 このようにすれば、メーカー側はメモリの総容量（ビット数×ワード数）の異なるチップを用意しておき、ユーザーは要求仕様に応じた記憶容量を有するチップを選択し、
自己の必要に応じてアドレスを切り替えて、メモリ部53
の入出力ビット数及びワード数を切り替えてチップを使用することができる。 従って、メーカーはＦＰＧＡを多種類用意する必要はなく、負担が軽減する。 また、ユーザーとしてもプログラムの自由度が向上する。

【００５２】

【発明の効果】以上詳記した如く本発明では、複数の小規模なメモリと、これらメモリのビット数とワード数を可変入出力制御する入出力制御回路と、ゲートアレイマスタとを平面状に混載して１チップ化した。 メモリと入出力制御回路とゲートアレイ間の接続をＡＳＩＣの設計者により設計して配線することにより、メモリを所望する構成に組み変えることが可能となり、設計変更が容易となり、開発に要する期間、費用を大幅に減少できる。
また、入出力制御回路を外部から供給するアドレスで制御するようにすれば、ユーザーが必要に応じてメモリの入出力ビット数を変更できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るゲートアレイ回路の平面配置を示す図。

【図２】図１のメモリ部、入出力制御回路、ゲートアレイマスタの具体例を示すブロック図。

【図３】図２の構成に配線を施した後の構成の例を示すブロック図。

【図４】図２の構成に配線を施した後の構成の他の例を示すブロック図。

【図５】図２の構成に配線を施した後の構成の他の例を示すブロック図。

【図６】図１のメモリ部及び入出力制御回路の他の具体例を示すブロック図。

【図７】図６のマルチプレクサの内部構成の例を示すブロック図。

【図８】図６と図７の構成を用いたマスタウエハの構成の例を示すブロック図。

【図９】図６と図７の構成を用いたマスタウエハの構成の他の例を示すブロック図。

【図１０】図６の構成の変形例。

【図１１】本発明の実施例に係るフィールドプログラマブルゲートアレイ回路の平面的な配置を示す図。

【図１２】図１１のメモリ部、入出力制御回路、コアセルマトリクスの具体例を示すブロック図。

【図１３】図１２の構成の変形例を示すブロック図。

【図１４】図１２の構成の他の変形例を示すブロック図。

【符号の説明】 10…回路チップ、11，51…メモリ部、12，52…入出力制御回路、13，53…ゲートアレイマスタ、21，22，41〜44
…ＲＯＭ、23〜26，45，46，48，49…マルチプレクサ、
27，33，47，50…インバータ、31，32…ゲート回路。