【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フィールドプログラマブルゲートアレイ（field programmable gate array
s）、より詳細には、ゲートアレイをプログラミングする方法に関する。

【０００２】

【従来の技術】フィールドプログラマブルゲートアレイにおいては、相互接続（“パス”）トランジスタ、典型的には、ｎ−チャネルＭＯＳトランジスタの高電流経路のオン／オフ（相対的に低い抵抗／相対的に高い抵抗）
状態を制御するために通常ＣＭＯＳ静的ランダムアクセスメモリ（static random access memory 、ＳＲＡＭ）
デバイス（セル）が使用される。 これらメモリセルの各々は、少なくとも一つの別個のアクセストランジスタの高電流経路、典型的には、ｎ−チャネルＭＯＳトランジスタのソース−ドレイン経路を通じてアドレス（アクセス）可能される。 個々のパストランジスタの高電流経路（典型的には、ｎ−チャネルＭＯＳトランジスタのソース−ドレイン経路）はペアの制御された（“アプリケーション”）回路デバイス、例えば、論理ゲート、バッファ、ラッチ、検索テーブル、或はこれらの組合わせの間の接続を制御する。 これらアプリケーション回路デバイスは（これらのアクセストランジスタ）を含むＳＲＡＭ
セルと一体となって、典型的には、集積回路半導体シリコンチップ内に集積される。 これらは従って、これらが様々な要求される相互接続パターンに従ってそれらの対応するトランジスタを通じてセルに適当な二進デジタルデータ信号電圧を加えてＳＲＡＭセルを書き込み或は再書き込みすることによって現場にて（つまり、チップが製造されたかなり後に）任意に相互接続（構成；“プログラム”）或は再相互接続（再構成；再プログラム）できるという事実を反映して“フィールドプログラマブルゲートアレイ”を形成する。 これらデータ信号電圧が、
対応するＳＲＡＭセルの状態を対応するパストランジスタの要求される結果としてのオン／オフ（相対的に低い抵抗／相対的に高い抵抗）状態に従って構成或は再構成（つまり、これらセルを書き込む或は再書き込み）するように選択され、こうして、このアプリケーション回路は、現場にてプログラム或は再プログラムされる。

【０００３】ＣＭＯＳ技術においては、ＳＲＡＭセルの各々は、典型的には、ペアの交差結合されたインバータによって形成され、各インバータはそのソース−ドレイン経路がｎ−チャネルＭＯＳトランジスタと直列に接続されたｐ−チャネルＭＯＳトランジスタによって形成される。 こうして、各ＳＲＡＭセルはこれらインバータ内の合計四個のトランジスタ、及びこれに加えて、一つ或は複数のアクセストランジスタを含む。 全てのＳＲＡＭ
セル並びにこれらのパストランジスタによって消費される半導体チップ領域は、通常、総チップ領域のかなりの部分を消費する。

【０００４】合衆国特許第４，８２１，２３３号においては、各ＳＲＡＭセルはペアの交差接続されたＣＭＯＳ
インバータを含む。 インバータの各ペアは半導体チップ領域を節約するために一般的な二個のアクセストランジスタを使用するバランス構成ではなく単一のｎ−チャネルＭＯＳアクセストランジスタを通じてアクセスされる。 各インバータはｎ−チャネルＭＯＳトランジスタと直列のｐ−チャネルＭＯＳトランジスタを含む。 各ＳＲ
ＡＭセル内のこれらインバータの一つ内のｐ−チャネルＭＯＳトランジスタは他方のインバータ内のｐ−チャネルＭＯＳトランジスタのそれとは異なる閾値電圧を持つ。 この二つの異なるｐ−チャネルＭＯＳトランジスタ閾値の使用は、チップ、従って、これらのインバータにパワーが加えられた直後であるが、但し、個々のセルが（要求されるように正しく構成されたアプリケーション回路に対して適切な）その正しいメモリ状態に書き込まれる前に、全てのまだ正しく書き込まれてないセルがアプリケーション回路内の回路の短絡を回避するためにそれらのパストランジスタをそれらのオフ状態に維持することを確保するために要求される。 つまり、一時に一つのメモリセルのロウを書き込む手順においてまだ書き込まれてない各セルはそのｎ−チャネルＭＯＳパストランジスタのゲートに低電圧レベルを送り、これによって、
このパストランジスタはそのオフ状態となり、従って、
このパストランジスタの高電流経路との関連でアプリケーション回路内に短絡回路を起こすことはない。 一方これがない場合は、メモリセルのランダム初期メモリ状態、従って、パストランジスタのランダムなオン／オフ状態のために、望ましくない程多数の短絡回路がアプリケーション回路内に発生することとなる。 これら異なるｐ−チャネルＭＯＳトランジスタ閾値の使用は、但し、
セルを製造するための余分なリソグラフィックステップ（“レベル化”）を要求し、このため処理収率が不当に低減され、従って製造コストが増加する。

【発明が解決しようとする課題】

【０００５】二つの異なるｐ−チャネルＭＯＳ閾値に対するこの必要性を解決する一つの方法は、アプリケーション回路にパワー供給電圧を加える前に全てのＳＲＡＭ
セルを正しい情報にて再書き込みするステップから成る。 但し、この方法は、アプリケーション回路に加えられるパワー供給電圧を制御するための余分な（オン−チップ）電子スイッチデバイス、或は別個の（オフチップ）機械的スイッチデバイスを必要とし、前者の代替法は、過剰なパワーを不当に消散し、また、オンチップスイッチデバイスを横断して望ましくない電圧降下を不当に導入し、後者の代替法は、ユーザの使用に便利でない。 さらに、セルのメモリ状態を、その入力端子（つまり、アクセストランジスタの高電流経路に接続された端子）が最初の低電圧レベルにある状態から高電圧レベルの状態になるように変化させるために（つまり、メモリセルの状態を“低値”から“高値”に、つまり、“０”
から“１”に変えるために）、この方法並びに上に述べた特許の方法は、アクセストランジスタのチャネルの長さに対する幅の比がＳＲＡＭセルのｎ−チャネルＭＯＳ
トランジスタの少なくとも一つのそれよりも大きなことを要求し、従って、余分な半導体チップ領域がアクセストランジスタに対して不当に要求される。

【０００６】従って、上記の短所の影響を受けない方法を確保することが要求される。

【０００７】

【課題を解決するための手段】異なる閾値及び異なるチャネルの長さに対する幅の比に対する上記の要件がパストランジスタの高電流経路を通じて接続された一例としてのペアの相互接続ポイントを含むアプリケーション回路をプログラミング（或は再プログラミング）するための本発明による方法によって回避されるが、この方法は： (a) 第一の電圧レベルを持つ一定のアプリケーション回路パワー供給電圧をアプリケーション回路に加えるステップ； (b) 高／低二進デジタル信号電圧レベルを持つデータ信号をメモリセルに接続された高電流搬送出力端子を持つアクセストランジスタの第一の高電流搬送入力端子に加えるステップ； (c) 第一の電圧レベルよりも低い第二の電圧レベルを持つメモリセルパワー供給電圧をメモリセルのメモリセル供給電圧端子に加えるステップ； (d) 第二の電圧レベルよりも高い第三の電圧レベルを持つ電圧パルスをアクセストランジスタをオンにするためにアクセストランジスタの制御端子に加えるステップ；
及び (e) 電圧パルスを終端することによりアクセストランジスタをオフにし、続いて、メモリセルパワー供給電圧を第四の電圧レベルに上げ、こうして、パストランジスタが二進デジタル信号のレベルに従う抵抗レベルを持つようにするステップを含む。

【０００８】ここで、使用される用語、“高電流搬送入力端子（high-current-carrying input terminal”は、
例えば、ＭＯＳトランジスタのソース或はドレイン端子を指し；用語、“制御端子（control terminal）”は、
例えば、ＭＯＳトランジスタのゲート端子を指す。 典型的には、メモリセルはＣＭＯＳ技術によるＳＲＡＭセルである。

【０００９】こうして、ＣＯＭＳ技術のケースにおいては、上に説明の二つの異なるｐ−チャネルＭＯＳトランジスタ閾値或は二つの異なるｎ−チャネルＭＯＳトランジスタチャネルの長さに対する幅の比に対する要件が回避される。 好ましくは、第四の電圧レベルは、パストランジスタ（典型的には、ｎ−チャネルＭＯＳ）のそれがオン状態にあるときの抵抗を低減し、従って、これを横断しての望ましくない電圧降下（ＩＲ）を低減し、またそのオン状態において消えることのない抵抗（non-vani
shing resistance、R ）に起因してこれによって消散されるパワー損失（Ｉ ² Ｒ）を低減するために、第一の電圧レベルよりも少なくともパストランジスタの１閾値電圧だけ高くされる。 このより高い第四の電圧レベルの使用はまたアクセストランジスタの第一の高電流搬送入力端子に接続されたデータ（“ビット”）ラインの比較的大きなキャパシタンスのためにセル内に格納された電荷の除去に起因する読み出し動作の際のメモリセル情報の損失の可能性を小さくすることにより、セルの読み出しを助ける。

【００１０】高二進電圧レベルと第三の電圧レベルは、
好ましくは、パストランジスタのトランジスタチャネルの長さに対する幅の比をメモリセル内のｎ−チャネルＭ
ＯＳトランジスタのそれよりも大きくすることを必要とすることなくセルの書き込み（特に、その“低い”状態から“高い”状態にすること）を楽にするために第二の電圧レベルよりも高く選択される。 さらに、パワー供給回路及びこれと関連するスイッチングを簡素化する目的で、高二進電圧レベルと第三の電圧レベルは、好ましくは、同一にされる。

【００１１】ＳＲＡＭセル（“ＳＲＡＭ”）は、こうして、書き込みの際、メモリ供給電圧は電圧パルス（第三のレベル）及び高二進電圧レベルの両者よりも低い（第二の）レベルにあるために、単に同一構造のペアの交差結合された（交差接続された）ＣＭＯＳインバータにて形成することができる（つまり、両方のｐ−チャネルＭ
ＯＳトランジスタチャネルの幅／長さ比を同一とすることができ；また両方のｎ−チャネルＭＯＳトランジスタチャネルの幅／長さ比を互いに等しくすることができる）。 こうして、データ信号は、他のプロセスでは困難なＳＲＡＭのメモリ状態を低値から高値にするのに困難を伴わない。 こうして、いくつかのトランジスタに対するより大きな幅の必要性が回避され、チップ領域が節約される。 また、ＳＲＡＭは、好ましくは、半導体チップ領域を節約するために、たった一つのみの（典型的には、ｎ−チャネルＭＯＳ）アクセストランジスタを持つようにされる。

【００１２】ＳＲＡＭセルはロウ−カラムマトリックスアレイに配列され、アプリケーション回路をプログラム（或は再プログラム）するために一度に一つのロウが書き込み（或は再書き込み）される。

【００１３】さらに、パワー供給電圧が最初に全てのＳ
ＲＡＭにこれらが正しい情報（データ）にて書き込を完了する前に加えられるとき、ＳＲＡＭはランダムなメモリ状態にて書き込まれており；従って、ＳＲＡＭをロウ毎に（一時に１ロウのみ）正しいデータにて書き込む前にアプリケーション回路電圧を加えようとした場合、アプリケーション回路内に望ましくない多くの短絡回路が発生し、これによって、望ましくない多量のパワーが消散する可能性がある。 この望ましくない事象を回避するために、初期化手順が遂行される。 ここでは、全てのセルに送られるメモリセル供給電圧が最初に、全てのセルをセルの前の状態と無関係に全てのセルの対応するパストランジスタをオフにする（オフ状態に置く）メモリ状態にするのに十分に小さなレベルとされ、次に、マトリックス内の全てのＳＲＡＭ、つまり、全てのロウ及びカラム上に位置する全てのＳＲＡＭがメモリセルパワー供給電圧がその後、セルをラッチするのには十分であるがただし高二進レベル或は第二のレベル程は高くないあるレベル、つまり中間のレベルに上げられた後でも全てのパストランジスタをそれらのオフ状態に維持する（二進レベル）を持つデータ信号にて書き込まれ、こうして、
全てのＳＲＡＭマトリックスが“初期化”される。

【００１４】こうしてこの初期化手順の際に個々の全てのメモリセルパワー供給電圧端子に加えられるメモリセル供給電圧の電圧レベルは、最初は個々のパストランジスタをそのオフ状態に維持するのに十分に低い典型的にはアースレベルであり、初期化の際にアプリケーション回路内に短絡回路が発生することはない。 同時に、アプリケーション回路供給電圧を（遅延して）加えるための追加のスイッチも必要とされない。 メモリセル供給電圧の印加を制御するためスイッチングデバイス内の電圧降下或はパワー損失は、メモリセル内の比較的低い漏れ電流のために最小限に留まる。 さらに、再プログラミングの際、再び初期化しなくても、メモリセル供給電圧が中間レベル（典型的には３ｖ）におかれるために、アプリケーション回路内に発生する短絡回路はパワーをあまり消散せず、パストランジスタの抵抗はかなり高く、このため、（Ｖ ₂ ／Ｒ）損失はかなり低く押えられる。

【実施例】図面中、図１に示される略図はたった一つの（一例としての）ＳＲＡＭセルのみを示すが、実際には、多数のこのようなセルが存在し、典型的には、ロウーカラムマトリックスに配列され、各カラム内に位置する全てのアクセストランジスタＮ３の全ての二進データ信号入力端子Ｄは互いに“ビットライ（bit line）”を形成するように接続され、各ロウ内に位置する全ての（ロウ）選択端子Ｓは“ワードライン（word line)”を形成するように互いに接続される。 個々のこれらＳＲＡ
ＭセルはそのパストランジスタＮ４のオン／オフ状態を制御し、一方、パストランジスタは、アプリケーション回路Ｃ１、Ｃ２内に位置する一例としてのペアのポイントＡ１とＡ２との間の抵抗を制御する。

【００１５】図１に示されるように、ＳＲＡＭセル（“ＳＲＡＭ”）はペアの交差結合されたインバータＩ
ＮＶ ₁及びＩＮＶ ₂から成る。 インバータＩＮＶ ₁はｐ
−チャネルＭＯＳトランジスタＰ１及びｎ−チャネルＭ
ＯＳトランジスタＮ１から成るが、これらのソース−ドレイン経路は直列にメモリセルパワー供給電圧端子ＰＶ
_DDとアースとの間に接続され、これらの制御（ゲート）
端子は一緒にこのインバータＩＮＶ ₁の入力端子Ｉ１に接続される。 同様に、インバータＩＮＶ ₂はｐ−チャネルＭＯＳトランジスタＰ２及びｎ−チャネルＭＯＳトランジスタＮ２から構成され、これらのソース−ドレイン経路は直列にメモリセルパワー供給端子ＰＶ _DDとアースとの間に接続され、これらの制御（ゲート）端子は一緒にこのインバータＩＮＶ ₂の入力端子Ｉ２に接続される。 Ｐ１とＮ１のソース−ドレイン（電流）経路の間に置かれたノードはインバータＩＮＶ ₁の出力端子Ｏ１に接続され、Ｐ２とＮ２のソース−ドレイン（電流）経路の間のノードはインバータＩＮＶ ₂の出力端子Ｏ２に接続される。 出力端子Ｏ１は入力端子Ｉ２に接続され、出力端子Ｏ２は入力端子Ｉ１に接続され、こうして、ＳＲ
ＡＭセルを完結する。 このＳＲＡＭセルの入力端子Ｉ３
はＯ２とＩ１との間に位置するノードに接続され、出力端子Ｏ３はＯ２とＩ１の間に位置するノードに接続される。 動作電圧（ＰＶ _DDとして示される）は、以下により詳細に説明されるように、対応するメモリセルパワー供給電圧端子ＰＶ _DDの所でＳＲＡＭセルに配られる。

【００１６】ＳＲＡＭは（そのメモリ状態を変えるために）アクセスｎ−チャネルＭＯＳトランジスタＮ３のソートドレイン経路を通じてアクセスされるが、トランジスタＮ３のソース−ドレイン経路はＳＲＡＭセルの入力端子Ｉ３と二進データ信号入力端子Ｄとの間に接続され、このゲート端子は（ロウの）選択入力端子Ｓに接続される。 ＳＲＡＭの出力端子Ｏ３はｎ−チャネルＭＯＳ
パストランジスタＮ４の制御（ゲート）端子に接続される。 そのオン／オフ状態に依存して、このパストランジスタＮ４はアプリケーション回路Ｃ１、Ｃ２内のペアのポイントＡ１及びＡ２接続或は切断する。 典型的には、
アプリケーション回路Ｃ１、Ｃ２のデバイスは論理ゲート、バッフア、及びラッチから構成されるが、これらの各々は、典型的には、ＣＭＯＳ或はＮＭＯＳデバイスである。 これらデバイスにはアプリケーション回路の動作の際にパワーが供給されるが、これは、典型的には、アプリケーション回路のパワー供給端子Ｖ _ddに加えられる、典型的には、５ｖに等しいｄ−ｃ電圧、ＡＶ _ddを介して達成される。

【００１７】時間の任意の瞬間におけるパストランジスタＮ４のオン／オフ状態は、ＳＲＡＭのメモリの状態によって決定される。 ＳＲＡＭの高値（“１”）の状態（ＳＲＡＭの出力端子Ｏ３の所に高い電圧レベルが存在）はＮ４をオンにさせ；ＳＲＡＭの低値（“０”）の状態（出力端子Ｏ３の所に低い電圧レベルが存在）はＮ
４をオフにさせる。 より詳細には、ロウ選択電圧パルス（Ｓ）がアクセストランジスタＮ３のゲート端子Ｓに加えられると、セルが二進デジタルデータ信号（Ｄ０／Ｄ
１）に従って書き込まれるが、ここで、このパルス（Ｓ）はこのアクセストランジスタＮ３をオンにするのに十分に高い高さを持ち、このセルにそのパワー端子の所で加えられる電圧はセルをラッチするのに十分なもの、つまり、ロウ選択パルス（Ｓ）が終端した後もセルのメモリ状態を保持するのに十分なものであり、また、
この二進デジタルデータ信号（Ｄ０／Ｄ１）はアクセストランジスタ（Ｎ３）のデータ信号入力端子Ｄにロウ選択パルス（Ｓ）が終端する瞬間に加えられる。

【００１８】図２の横座標は時間を表わし、縦座標は電圧を表わす。 期間１０は初期化手順を表わすが、これは、これなしでは半導体チップの“パワーアップ（powe
ring up)の際のＳＲＡＭセルのランダム書き込みによって、つまり、パワー供給電圧が最初にＳＲＡＭセルに加えられた際に発生する回路の短絡を阻止するために使用され；期間２０はＳＲＡＭセルマトリックスの一例としてのロウに対する一例としてのプログラミング（書き込み）期間を表わし；期間４０はセルマトリックスの一例としてのロウに対する一例としての再プログラミング（再書き込み）期間を表わし、そして期間５０は遷移期間、つまり、最終の再プログラミング期間からアプリケーション回路のその後の動作までの期間を表わす。

【００１９】読み出し動作（図示無し）は期間３０と４
０との間の間、並びに期間５０の後に遂行される。

【００２０】時間期間１０の際に、アプリケーション回路（Ｃ１、Ｃ２）が時間ｔ ₀において“パワーアップ”
される。 つまり、全てのアプリケーション回路デバイスは端子Ｖ _dd （図１）に加えられるアプリケーション電圧源ＡＶ _dd （典型的には、約５ｖに等しい）を受ける。 これらはこの電圧ＡＶ _ddを期間１０、２０、３０、４０及び５０を通じて（アプリケーション回路の動作の停止が要求されるケースの場合のように、期間３０或は５０の所で特に要求されない限り）受け続ける。 次に、時間ｔ
₁において、ロウ選択電圧パルス（Ｓ）のリーディングエッジが全てのアクセストランジスタ（Ｎ３）、つまり、全てのロウ上に位置する全てのアクセストランジスタの制御（ゲート）端子Ｓに同時に加えられる。 このロウ選択パルス（Ｓ）はｔ ₁からｔ ₃まで続く。

【００２１】好ましくは時間ｔ ₂より幾らか前に開始し（ｔ ₂はｔ ₁とｔ ₃との間で落ちる）、ｔ ₃の後も幾らか存続することにより、その低二進レベル（Ｄ０）を持つ二進デジタルデータ信号が全てのアクセストランジスタ（Ｎ３）、つまり、全てのカラム上に位置する全てのアクセストランジスタのデータ信号入力端子Ｄに同時に加える。 また、時間ｔ ₂において、中間レベル、典型的には、約３ｖを持つメモリセル供給電圧（ＰＶ _DD ）がロウ−カラムマトリックス内の全てのＳＲＡＭセルのパワー端子ＰＶ _DDに加えられる。 時間ｔ ₂より前の全ての時間において、メモリ供給電圧（ＰＶ _DD ）はパストランジスタＮ４をそのオフ状態に保持し、これによってアプリケーション回路Ｃ１、Ｃ２内の回路の短絡が阻止できるのに十分に低いレベル、典型的には、アースレベルに保たれる。 次に、時間ｔ ₃において、ロウ選択パルス（Ｓ）が終端し、これによって、このマトリックス内の個々の全てのＳＲＡＭセルに二進デジタル“０”が書き込まれる。 つまり、この出力端子Ｏ３はそのパストランジスタＮ４に低電圧レベルを供給し、こうして、このロウ−カラムマトリックス内の個々のパストランジスタは、初期化後に要求されるオフ状態となる。

【００２２】好ましくは、初期化期間１０のあいだメモリセル供給電圧（ＰＶ _DD ）の電圧レベルは、ロウ選択パルス（Ｓ）の高さ（典型的には約５ｖ）よりも低く、データ信号の低二進レベル（典型的には約０ｖ）よりも高い中間レベル（典型的には約３ｖ）に保持される。

【００２３】初期化期間１０が完結した後、プログラミング期間２０が１ロウづつ次々と実施される。 図２には、たった一つのロウのプログラミングのみがプログラミング期間２０によって示されるが、このようなプログラミング期間は、一度に１ロウづつ（次々と）全ての他のロウにも適用できるものである。

【００２４】（マトリックスの各ロウに対する）全てのプログラミングの際に、全てのセルに対するメモリセルパワー供給電圧（ＰＶ _DD ）は初期化期間１０にそれがあったのと同一（中間）レベルに維持される。 典型的には初期化期間１０にあったのと同一の高さを持つロウ選択電圧パルス（Ｓ）が期間Ｔ ₁からＴ ₂まで、こうしてアドレスされており、従って、最初に書き込まれる第一のロウ上の全てのセルのアクセストランジスタＮ３のロウ選択入力端子Ｓ（従ってゲート端子）に加えられる。 Ｔ
₁からＴ ₂までの時間期間の際に、別個の二進デジタルデータ信号（Ｄ０／Ｄ１）が現在書き込まれているロウ上の個々のＳＲＡＭセルのデータ信号入力端子Ｄに同時に加えられるが、これらの個々の信号は、対応するセルの要求されるメモリ状態、つまり、ロウ上の全てのセルの要求されるプログラミングに従う、高値二進デジタルレベル（Ｄ１）は、典型的には、５ｖに等しく；低値（Ｄ0 ）は、典型的には、０ｖ）に等しい。 このデータ信号（Ｄ０／Ｄ１）は、Ｔ ₂に続く時間まで“有効（val
id)”でなくなるべきでなく、つまり、これは、Ｔ ²まで存続すべきであり、好ましくは、Ｔ ₁の前に“有効”となるべきである。

【００２５】こうして、アクセストランジスタＮ３の高電流経路を横断して電圧降下が存在した場合でも、入力信号の二進レベルが高値（Ｄ１）の場合、入力信号（典型的には、約４ｖ）がデータ信号入力端子ＤからＳＲＡ
Ｍセルの入力端子Ｉ３に供給されるために、セルを前の状態と無関係に、従って、ｎ−チャネルＭＯＳトランジスタの長さに対する幅の比を調節する必要性無しに、より簡単にそれらの二進“１”状態に書き込むことができる。 同時に、この初期化手順は、この手順の終端において全てのパストランジスタＮ４がそれらのオフ状態になるために、異なるｐ−チャネルＭＯＳトランジスタ閾値の必要性を回避する。 こうして、第一のロウ上の個々のＳＲＡＭセルがプログラミング期間２０の際にそのデータ信号入力端子Ｄに送られたデータ信号（Ｄ０／Ｄ１）
の二進レベルに依存するメモリ状態に書き込まれる。

【００２６】次に、セルの別のロウが次々と一つづつ同様に類似するプログラミング期間２０に従って書き込まれる。

【００２７】全てのロウ上に位置する全てのセルがこうして書き込まれた後、つまり、ＳＲＡＭマトリックスがこうしてプログラムされた後に、マトリックス内の全てのＳＲＡＭセルのパワー端子ＰＶ _DDに送られているメモリセルパワー供給電圧（ｐｖ _DD ）が時間Ｔ ₃において（単一の時間３００の際に）、好ましくは、アプリケーション回路Ｃ ₁ 、Ｃ ₂の端子Ｖ _ddに供給されているアプリケーション回路電圧供給ＡＶ _ddのレベルよりも高いレベルに同時に上げられる。 典型的には、メモリセルパワー供給電圧（ＰＶ _DD ）はこうして約６ｖに、つまり、アプリケーション回路パワー供給電圧ＡＶ _ddよりも約１ｖ
（つまり、少なくともパストランジスタｎ４の閾値）高いレベルに上げられる。 こうして、オン状態（低抵抗）
にあるこれらパストランジスタＮ４のコンダクタンスが要求されるように高値にされる。 つまり、一例としてのポイントＡ１とＡ２との間の抵抗が要求されるように低値となる。 こうしてメモリセル供給電圧（ＰＶ _DD ）が上げられると、アプリケーション回路Ｃ１、Ｃ２は動作の準備が整う。

【００２８】もし、回路を再プログラムすることが要求される場合は、ＳＲＡＭがもう一度の初期化期間１０、
及びこれに続くもう一度のロウ毎の書き込み期間２０、
及び遷移期間３０のシーケンスに従うようにされるか、
或は、別の方法として、特に比較的少数のロウのみを再書き込みすることが必要な場合は、再プログラミング期間４０が再書き込みを要求するこれらロウにのみ適用され、こうして、アプリケーション回路内の一時的な短絡の可能性と引き換えに節約される。 但し、これら短絡回路の数は、メモリセルがランダムに書き込まれるときに起こる潜在的な短絡回路の数と比較して一般的に少ない傾向を持つ。 また、再プログラミング期間４０の間、メモリパワー供給電圧（ＰＶ _DD ）は（そのＳＲＡＭセルのメモリ状態が“１”であり、従って、そのパストランジスタＮ４をオンにする傾向がある場合でも）パストランジスタＮ４の抵抗を比較的高い値に保持するのに十分に低く、このため、一時的な短絡回路に起因する（Ｖ ² ／
Ｒ）パワー損失は、あまり重大でない程度に低くなる。

【００２９】従って、全てのロウを初期化し、再書き込みするタスクを回避することが望ましい場合は、再プログラミング期間４０の時間Ｔ ₄において、マトリックス内の全てのセルに対するメモリセルパワー供給電圧（Ｐ
Ｖ _DD ）が、典型的には、３ｖに低減され、一方、アプリケーション回路供給電圧（ＡＶ _dd ）は、典型的には、約５ｖに維持される。 次に、時間Ｔ ₅から開始して、典型的には、約５ｖの高さを持つロウ選択パルス（Ｓ）が書き込み中のロウ上に位置する全てのアクセストランジスタＮ３の制御端子Ｓに加えられる。 このロウ選択パルス（Ｓ）が終端する前、好ましくは、これが開始される前に、二進デジタルデータ信号（Ｄ０／Ｄ１）がそのロウ上に位置する全てのアクセストランジスタＮ３のデータ信号入力端子に加えられるが、これらの個々のデータ信号は対応するセルの要求される再プログラミング（再書き込み）に従う電圧レベルを持つ。 ロウ選択パルスが次に時間Ｔ ₆において終端し、これによってこのロウ上の全てのＳＲＡＭセルが再書き込みされ、このロウに対する再プログラミング期間４０が完了する。 その後、再書き込みされるべき他のロウに類似する再プログラミング期間４０が適用される。 その他のロウの再書き込みは必要でない。 最後に、再書き込みを要求する全てのロウがこうして再書き込みされた後に、例えば、時間Ｔ ₇において、遷移期間５０が開始され、マトリックス内の全てのＳＲＡＭセルにそれらのパワー供給端子ＰＶ _DDの所から供給されるメモリパワー供給電圧（ＰＶ _DD ）が同時に、ここでも、好ましくは、アプリケーション回路のパワー供給電圧（ＡＶ _dd ）のレベルよりもパストランジスタＮ４の１閾値電圧だけ高いレベル、つまり、典型的には、アプリケーション回路のパワー供給電圧のレベルよりも１ボルトだけ高い６ｖに上げられる。

【００３０】本発明が特定の実施例との関連で説明されたが、本発明の範囲から逸脱することなく、様々な修正が可能である。 例えば、メモリセルは、双極技術にて実現することも可能であり、アクセストランジスタ、パストランジスタ、及びアプリケーション回路デバイスについても同様である。

【図面の簡単な説明】

【図１】本発明の実施例を説明するのに有効な回路の略図である。

【図２】本発明の一つの特定の実施例に従う図１の回路に加えられるべき電圧のタイミング図である。

【符号の説明】

Ｎ３ アクセストランジスタ ＳＲＡＭ ＳＲＡＭセル ＩＮＶ ₁ 、ＩＮＶ ₂インバータ Ｃ１、Ｃ２ アプリケーション回路 Ｎ４ パストランジスタ