Field programmable gate array
专利汇可以提供Field programmable gate array专利检索，专利查询，专利分析的服务。并且PURPOSE: To improve the degree of freedom of the wiring design by allowing the gate array to cope flexibly with such requirements as the occurrence of the necessity of a buffer having a large drive capability in the design of a logic block.
CONSTITUTION: An output buffer group 46 whose one output buffer at least has a different drive capability is provided to a post-stage of a logic section 42, a buffer selector 44 is provided between the logic section 42 and the output buffer group 46 and an output line selector 48 is provided to a post-stage of the output buffer group 46 respectively. When a buffer with a large drive capability is needed on the way of the design or at the design revision, an optional output terminal of the logic section 42 is connected to an output buffer 46b with a large drive capability and its output is sent to an optional output line.
COPYRIGHT: (C)1993,JPO&Japio，下面是Field programmable gate array专利的具体信息内容。
演算結果を出力する複数のロジック出力端子をもつロジック部と、 前記ロジック部の後段に互いに並列的に配置された複数の出力バッファであって、少なくとも１つが他と異なる駆動能力をもつ出力バッファ群と、 前記ロジック部と前記出力バッファ群との間に設けられ、前記ロジック部の出力をプログラム指定された前記出力バッファに入力させるバッファセレクタと、 を含むことを特徴とするフィールド・プログラマブル・
ゲート・アレイ。
プログラマブル・ゲート・アレイ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の論理ブロックと複数の配線ブロック（配線ステーション）とを有するフィールド・プログラマブル・ゲート・アレイ（以下、Ｆ
ＰＧＡという）の改良に関する。
【０００２】
【従来の技術】数千ゲート以上の規模を有し、ユーザーがプログラム可能なＦＰＧＡが活用されている。 周知のように、このＦＰＧＡには、多数の論理ブロックをマトリクス配列し、また、それらの間に結線を行う配線ブロックをマトリクス配列したいわゆるセルアレイタイプのＦＰＧＡがある。
【０００３】図２には、従来のＦＰＧＡにおける論理ブロックの内部概略構成が示されている。 この図２に示されるように、論理ブロック１０は、パラレル複数ビットで構成される入力データをロジック演算し、その演算結果を１又は複数のロジック出力端子１０ａに出力するロジック部１２と、その後段に設けられ出力ライン１５の選択を行うセレクタ１４と、さらに各出力ラインに設けられた出力バッファ群１６と、で構成される。 ここで、
従来においては、各出力バッファ１６ａは互いに同じ駆動能力を有しており、演算結果は出力バッファ１６ａにてドライブされて出力ライン１５に送出される。 なお、
その出力は、通常、１または複数の配線ブロックを介して、他の論理ブロック１０あるいは外部に出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従来のＦＰＧＡにおいては、各出力バッファが互いに同じ駆動能力を有するために、論理設計上、不自由さがあった。
【０００５】その具体例を説明する。 ＦＰＧＡにおいては、一般に、論理ブロック間の経路が長距離になった場合の便宜として、ラインの途中に駆動能力の大きい長距離用バッファが介在された長距離用ラインが予め設けられている。 ここで、その長距離用ラインは、通常、論理ブロックの複数の出力端子のうち特定のものが接続されている。 したがって、ある出力端子が既に前記長距離配線ラインに接続されている場合で、さらに他の出力端子がその長距離用ラインを要求した時には、当該論理ブロックから離れている空き状態の他の長距離用ラインを用いなければならず、そこまでの無駄なかつ煩雑な配線を行わなければならない。
【０００６】また、図３に示すように、一般に、配線ブロック２０内には、配線遅延を小さくするための駆動能力の大きいバッファ２２が特定ラインに設けられているが、そのバッファが既に使用されている場合で、他の出力端子がそのようなバッファを要求した時には、上記と同様の問題が生じていた。 すなわち、図に破線で示されるように、空き状態にあるバッファまで余計な配線が必要とされていた。
【０００７】そして、この問題は、一度論理設計を行った後に、設計変更により一部にファンアウトが増した場合にも生じていた。 すなわち図４（Ａ）に示すように、
ファンアウトがいま“２”と仮定して、ＯＡ，ＯＢの配線がされた後にさらにＯＣの配線が必要となった場合には、（Ｂ）に示すように、ＯＡ，ＯＢにバッファが挿入されるように設計し直さなければならなかった。
【０００８】本発明は上記従来の課題に鑑みなされたものであり、その目的は、論理ブロックの設計において、
駆動能力の大きいバッファの必要性が生じた場合に、その要求に柔軟に対処でき、配線設計の自由度を向上できるＦＰＧＡを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するために、本発明は、プログラム可能な複数の論理ブロックと、それら論理ブロック間の入出力結線を含めた配線を行うプログラム可能な複数の配線ブロックと、を有するフィールド・プログラマブル・ゲート・アレイにおいて、前記各論理ブロックは、入力されたデータのロジック演算を行う回路であって、演算結果を出力する複数のロジック出力端子をもつロジック部と、前記ロジック部の後段に互いに並列的に配置された複数の出力バッファであって、少なくとも１つが他と異なる駆動能力をもつ出力バッファ群と、前記ロジック部と前記出力バッファ群との間に設けられ、前記ロジック部の出力をプログラム指定された前記出力バッファに入力させるバッファセレクタと、を含むことを特徴とする。
【００１０】また、本発明は、前記出力バッファ群の後段に複数の出力ラインを選択する出力ラインセレクタが設けられたことを特徴とする。
【００１１】
【作用】上記構成では、出力バッファのうち少なくとも１つが他と異なる駆動能力を有しており、バッファセレクタの選択によって、ロジック部の出力を任意の出力バッファに送ることができる。 したがって、例えば駆動能力の大きいバッファの要求が生じた時にその要求に柔軟に対応でき、遠回りな配線を解消しまた初めから設計をやり直す煩雑さを軽減できる。
【００１２】ここで、設計の自由度をさらに高めるためには、出力バッファ群の後段に出力ラインセレクタを設ける。 このような構成によれば、バッファセレクタ及び出力ラインセレクタを駆使して、ロジック部の出力を任意のバッファに送ることができる共にバッファからの出力を任意の出力ラインに送出できる。
【００１３】なお、出力バッファの個数は、ロジック部の出力端子数に限られず、それ以上であっても良い。 また、各出力バッファの駆動能力は、２つ以上、あるいはすべて異ならせても良い。
【００１４】
【実施例】以下、本発明の好適な実施例を図面に基づいて説明する。
【００１５】図１には、本発明に係るＦＰＧＡの要部構成が示されており、図１は論理ブロック４０の内部構成を示すものである。
【００１６】図１において、本実施例における論理ブロック４０は、図２に示したロジック部と同様の機能を有するロジック部４２と、その後段に設けられたバッファセレクタ４４と、その後段に設けられた出力バッファ群４６と、そのさらに後段に設けられた出力ラインセレクタ４８と、で構成される。
【００１７】出力バッファ群４６は、本実施例において、ロジック部の出力が３つであるのに対し、４つの出力バッファが設けられており、出力バッファ４６ａは互いに同一の駆動能力を有し、一方、出力バッファ４６ｂ
は、駆動能力の大きいものである。
【００１８】バッファセレクタ４４は、ロジック部４２
の出力をいずれかの出力バッファに送出するものであり、出力ラインセレクタ４８は、各出力バッファからの出力をいずれかの出力ラインに選択出力するものである。 なお、この論理ブロック４０の出力は、上記の如く配線ステーションである配線ブロックに送られている。
【００１９】以上のように、本実施例の論理ブロック４
０には、駆動能力の大きい出力バッファ４６ｂが設けられているので、例えば、３つの出力バッファ４６ａを用いて設計を行った後に、１つの出力ライン上でファンアウトが増えた場合、駆動能力の大きい出力バッファ４６
ｂに切り替えて信号の駆動を行うことができるので、不必要なかつ遠回しな配線を行わなくて済むという利点がある。
【００２０】勿論、本実施例では１つの出力バッファのみ駆動能力を異ならせたが、複数の出力バッファの駆動能力を異ならせるのでよく、全ての駆動バッファの駆動能力を異ならせても良い。 ＦＰＧＡの用途に応じて設定することが望ましい。
【００２１】なお、本実施例では、４つの出力バッファを設けたが、ロジック部の出力と同数以上であれば出力バッファ群４６の機能を果たすことができる。 本実施例では、通常の３つに加えて駆動能力の異なる出力バッファを１つ設けたが、このような構成によれば、必要に応じて駆動能力の大きい出力バッファを用いることができるという利点がある。 すなわち、使用しないときに駆動能力の大きい出力バッファをプログラムによりオフ状態にすれば、不必要な電力消費を回避できるという利点がある。 なお、図示されてはいないが、ロジック部４２及びセレクタ４４，４８は、ＦＰＧＡに設けられたプログラム記憶部によりコントロールされている。 ところで、図１における出力ラインセレクタ４８を除去した構成で、ＦＰＧＡを構成することもできる。 すなわち、図１におけるロジック部４２の後段に、バッファセレクタ４４及び出力バッファ群４６を設け、その各出力バッファ４６の出力端子を各出力ラインに接続した構成である。 図１に示した構成に比べ、配線設計の自由度は若干落ちるが、上述した効果を得つつ構造の簡易化による集積度の向上を図ることができる。 なお、この構成の場合には、出力バッファの数に合わせて出力ラインの数が設定される。
【００２２】
【発明の効果】以上説明したように、本発明に係るフィールド・プログラマブル・ゲート・アレイによれば、論理ブロックの設計上、駆動能力の大きいバッファの必要性が生じた場合にそのような要求に柔軟に対応することができ、配線設計の自由度を向上させることができる。
【図１】本発明に係るＦＰＧＡにおける論理ブロックの内部構成を示すブロック図である。
【図２】従来のＦＰＧＡの論理ブロックにおける内部構成を示すブロック図である。
【図３】長距離配線状態を示す説明図である。
【図４】ファンアウトが増加した場合の配線を示す説明図である。
４０ 論理ブロック ４２ ロジック部 ４４ バッファセレクタ ４６ 出力バッファ群 ４８ 出力ラインセレクタ
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