【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に係り、特にユーザーが所望の回路機能をプログラムできるプログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路に関する。

【０００２】

【従来の技術】現在、ユーザーの希望する回路を半導体集積回路で実現する様々な方法が開発されている。 中でも、ゲート・アレイは非常に有用な集積回路である。 周知のように、ゲート・アレイは、予めトランジスタをウエーハ内に作り込んでおき、金属配線によって選択的にトランジスタを結合させ、所望の論理回路を実現する集積回路である。 上記金属配線によるトランジスタどうしの結線はメーカーが行うが、金属配線の形成工程は集積回路の製作過程においてほとんど最終段階にある。 このため、ユーザーにより早く製品を提供できるという利点がある。

【０００３】しかしながら、メーカーはユーザーから回路情報を受け取り、その回路情報から金属配線層のマスク・パターンを作製し、さらに、そのマスクを用いて集積回路を作製するのであるから、ユーザーが発注した後から製品を受け取るまでには数日から数週間の時間が必要になる。 また、もし、ユーザーが誤って、正しくない回路情報をメーカーに与えると、作製された集積回路は使用できなくなり、修正のために新たに集積回路を作製しなければならなくなる。

【０００４】このような不都合を解消するために開発されたのがフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）である。 ＦＰＧＡは、ユーザーがメーカーへ回路情報を供給しなくとも、ユーザー自身がプログラムし、所望の回路を得ることができる集積回路である。
前述のように金属配線を選択的に結合することにより所望の論理回路を得ることができることがゲート・アレイの特徴である。 そこで、使用されると思われる配線を多数作り込み、内部のスイッチを適宜に切り替えることにより、その中の結線を選択的に行うようにすれば、従来のゲート・アレイと同等の動作を行う集積回路が実現できる。

【０００５】このようなＦＰＧＡの一例は、例えば米国特許第４，７０６，２１６号明細書及び同第４，７５
８，９８５号明細書に開示されている。 すなわち、前者には、シフトレジスタからなるメモリ回路、組合せ論理回路、Ｄ型フリップフロップからなる一時保存回路及び選択回路で構成されたユニット回路が開示されている。
また、後者には、シフトレジスタからなるメモリ回路、
組合せ論理回路、Ｄ型フリップフロップからなる一時保存回路及び選択回路で構成されたユニット回路、及び、
そのユニット回路をマトリクス状に配置した回路構成が開示されている。

【０００６】

【発明が解決しようとする課題】上記のようなＦＰＧＡ
を開発するに当たって特に留意しなければならない点は、ユニット回路の規模及びプログラム用の記憶回路をどのようなものにするかである。

【０００７】前記従来のＦＰＧＡのユニット回路は実に様々な組合せ論理回路が実現でき、しかもユニット回路内にＤ型フリップフロップを内蔵する等、非常に回路規模が大きなものとなっている。 また、ユニット回路の内部ノードの状態を把握しようとすると、さらに多くの回路を必要とするため、益々、回路規模が大きくなる。 ユニット回路の規模が大きいと、一つのユニット回路で実現できる回路の種類が多くなるという利点はあるが、その分だけ面積が増大し、集積化には著しく不利になる。
しかも要求される論理回路が多入力の簡単な組合せ論理回路であると、ユニット回路内で使用されない回路の方が多くなり、無駄が多い。

【０００８】一方、メモリ回路でも、シフトレジスタではシリアルにデータが転送されるため、多数のデータを転送するためには多くの時間がかかる。 また、メモリ回路内の一部のデータを書き替えたい場合、または一部のデータを読み出したい場合でも、全てのデータをもう一度転送し直さなければならないという欠点がある。

【０００９】従って、この発明は、フィールド・プログラマブル・ゲート・アレイを構成するのに適したプログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路を提供することを目的とする。

【００１０】

【課題を解決するための手段とその作用】この発明によれば、少なくとも２個の入力信号が供給され、これらの入力信号の所定論理出力信号を得る組合せ論理回路と、
この組合せ論理回路に供給される少なくとも２個の各入力信号を、選択用の第１データに基づいてそれぞれ２個以上の信号の中から選択する少なくとも２個の入力選択回路と、組合せ論理回路の出力信号をクロック信号に同期してラッチし、出力するクロック同期回路と、組合せ論理回路の出力信号及びクロック同期回路の出力信号を、選択用の第２データに基づいて選択出力する３ステート出力型の出力選択回路と、少なくとも上記選択用の第１データ及び第２を記憶するデータ記憶回路とを具備したプログラマブル・ロジック・ユニット回路が提供されている。

【００１１】上記プログラマブル・ロジック・ユニット回路では、データ記憶回路に記憶されたデータに基づき入力選択回路で入力信号が選択され、組合せ論理回路に供給される。 また、データ記憶回路に記憶されたデータに応じて出力選択回路で上記組合せ論理回路の出力及びクロック同期回路の出力が選択される。 従って、データ記憶回路に記憶させるデータに応じた論理を得ることができる。

【００１２】

【実施例】以下、図面を参照してこの発明を実施例により詳細に説明する。

【００１３】この発明に係るプログラマブル・ロジック回路では、後に詳述するプログラマブル・ロジック・ユニット回路が複数設けられ、これら複数のユニット回路がマトリクス状に配置される。 さらに、各ユニット回路相互間は配線により規則的に結線される。 上記複数のユニット回路は、基本的にはマスター・ユニット回路とスレーブ・ユニット回路の２種類からなる。

【００１４】図１はマスター・ユニット回路の概略的な構成を示すブロック図である。 このマスター・ユニット回路は、データを記憶するデータ記憶回路10、２個の入力選択回路11，12、２入力の組合せ論理回路13、ラッチ回路を含むクロック同期回路14、ポラリティ選択回路15
及び出力選択回路16で構成されている。

【００１５】上記一方の入力選択回路11は、上記データ記憶回路10の記憶データに基づき、上記組合せ論理回路
13に供給するための一方の入力ＡをＮ個（Ｎは正の整数）の入力Ｉ０の中から選択する。 同様に、上記他方の入力選択回路12は、上記データ記憶回路10の記憶データに基づき、上記組合せ論理回路13に供給するための他方の入力ＢをＭ個（Ｍは正の整数）の入力Ｉ１の中から選択する。 上記組合せ論理回路13は、予め設定された論理状態に基づいて上記２つの入力Ａ，Ｂの論理信号を得る。 そして、この組合せ論理回路13の出力は上記クロック同期回路14に供給される。 クロック同期回路14は、上記組合せ論理回路13の出力を、クロック信号に同期して出力するものである。 このクロック同期回路14があると、順序論理回路が容易に構成でき、非常に有用である。 上記クロック同期回路14のクロック信号の役割をするのが前記入力Ｉ０の中から選択される入力Ａである。
従って、上記入力Ａは組合せ論理回路13の入力にもなればクロック同期回路14のクロック信号の役割もする。 また、上記クロック同期回路14に供給されるクロック信号はクロック出力ＣＯとして、マスター・ユニット回路の外部に出力される。 さらに上記クロック同期回路14には内部のラッチ回路をリセットするためのリセット入力信号ＲＩが供給される。

【００１６】上記クロック同期回路14の出力は上記ポラリティ選択回路15に供給される。 ポラリティ選択回路15
は、上記クロック同期回路14の出力をそのままのレベルで出力するか、もしくはレベルを反転して出力するかの選択を行う。 この選択動作もデータ記憶回路10の記憶データに基づいて制御される。 このポラリティ選択回路15
の出力Ｑはマスター・ユニット回路の外部に出力される。

【００１７】上記ポラリティ選択回路15の出力Ｑは、さらに上記出力選択回路16にも供給されている。 この出力選択回路16には上記入力Ａ及びデータ記憶回路10の記憶データが供給されている。 この出力選択回路16は、上記ポラリティ選択回路15の出力ＱをＫ個（Ｋは正の整数）
の異なる出力端のどこから出力するかを選択する。 この選択動作はデータ記憶回路10の記憶データに基づいて制御される。 なお、出力選択回路16は複数個の出力端から同時に出力することも可能である。 以下、この出力をＱ
Ｏとする。 また、出力選択回路16の出力ＱＯは、“１”
及び“０”レベルの状態の他に高インピーダンス状態にもなり得ることができ、出力選択回路16の出力は３ステート出力となっている。

【００１８】図２は上記スレーブ・ユニット回路の概略的な構成を示すブロック図である。 このスレーブ・ユニット回路は、上記マスター・ユニット回路と同様に、データ記憶回路10、２個の入力選択回路11，12、２入力の組合せ論理回路13、クロック同期回路14、ポラリティ選択回路15及び出力選択回路16で構成されている。 しかし、マスター・ユニット回路とはクロック同期回路14のクロック信号が異なっている。 すなわち、スレーブ・ユニット回路では、外部から入力されるクロック信号ＣＩ
がクロック同期回路14にクロック信号として供給される。 このクロック信号ＣＩは、前記マスター・ユニット回路から出力されるクロック信号ＣＯである。 一方、入力選択回路11の出力はクロック同期回路14の入力になっており、この入力選択回路11の出力でクロック同期回路
14内のラッチがリセットされる。 このリセット信号はリセット出力信号ＲＯとしてこのスレーブ・ユニット回路より外部に出力される。

【００１９】図３は上記図１に示すマスター・ユニット回路の詳細な構成を示している。 このマスター・ユニット回路では、前記図１中に示した回路の他にいくつかのＭＯＳスイッチ、ゲート回路等が設けられている。 また、９個のＲＡＭセルＲ０〜Ｒ８は前記データ記憶回路
10を構成している。

【００２０】前記一方の入力選択回路11は３個の外部入力Ｉ00〜Ｉ02及び他方の入力選択回路12の出力の中から１個を選択し、かつ前記他方の入力選択回路12は３個の外部入力Ｉ10〜Ｉ12及び一方の入力選択回路11の出力の中から１個を選択する。 すなわち、この例では、Ｎ＝Ｍ
＝４である。 そして、上記一方の入力選択回路11における入力選択動作は、データ記憶回路10内の２個のＲＡＭ
セルＲ０，Ｒ１から読み出される相補なデータＤ０，／
Ｄ０、Ｄ１，／Ｄ１に基づいて決定される。 同様に、上記他方の入力選択回路12における入力選択動作は、データ記憶回路10内の２個のＲＡＭセルＲ６，Ｒ７から読み出される相補なデータＤ６，／Ｄ６、Ｄ７，／Ｄ７に基づいて決定される。

【００２１】上記一方の入力選択回路11で選択された入力Ａは３個のＯＲゲート21，22，23の各一方端に並列に供給される。 そして、上記ＯＲゲート21の他方端にはＲ
ＡＭセルＲ２から読み出されるデータＤ２が、ＯＲゲート22の他方端にはＲＡＭセルＲ２から読み出されるデータ／Ｄ２がそれぞれ供給され、ＯＲゲート23の他方端にはＲＡＭセルＲ３から読み出されるデータ／Ｄ３が供給される。

【００２２】前記組合せ論理回路13は、この例では２入力のＮＡＮＤゲート24である。 そして、上記ＯＲゲート
21の出力及び上記他方の入力選択回路12で選択された信号Ｂが上記ＮＡＮＤゲート24に供給される。

【００２３】前記クロック同期回路14は、上記ＮＡＮＤ
ゲート24の出力がソース・ドレイン間の一端に供給されるＭＯＳスイッチ25と、このＭＯＳスイッチ25のソース・ドレイン間の他端に入力端が接続されたインバータ26
と、一方の入力端に上記インバータ26の出力が導かれ、
他方の入力端には外部より導かれたリセット入力信号Ｒ
Ｉが供給され、出力が上記インバータ26の入力端に戻される２入力のＮＯＲゲート27とから構成されている。 そして、上記ＭＯＳスイッチ25のゲートには上記ＯＲゲート22の出力が供給される。 また、ＯＲゲート22の出力はＣＯとしてユニット回路の外部に出力される。

【００２４】前記ポラリティ選択回路15は、ソース・ドレイン間の一端が上記インバータ26の出力端に接続されたＭＯＳスイッチ28と、ソース・ドレイン間の一端が上記ＮＯＲゲート27の出力端に接続されたＭＯＳスイッチ
29と、上記両ＭＯＳスイッチ28，29のソース・ドレイン間の他端がその入力端に共通に接続されたインバータ30
とから構成されている。 そして、上記両ＭＯＳスイッチ
28，29の各ゲートには、前記ＲＡＭセルＲ８から読み出されるデータＤ８，／Ｄ８がそれぞれ供給される。 また、上記インバータ30の出力は前記信号Ｑとしてユニット回路の外部に出力される。

【００２５】前記出力選択回路16は、ソース・ドレイン間の一端が上記インバータ30の出力端に接続されたＭＯ
Ｓスイッチ31と、それぞれソース・ドレイン間の一端が上記ＭＯＳスイッチ31のソース・ドレイン間の他端に接続されたＭＯＳスイッチ32，33とから構成されている。
そして、上記ＭＯＳスイッチ31のゲートには前記ＯＲゲート23の出力が供給され、上記ＭＯＳスイッチ32，33の各ゲートには前記ＲＡＭセルＲ４，Ｒ５の各Ｄ出力Ｄ
４，Ｄ５がそれぞれ供給される。 そして、上記ＭＯＳスイッチ32のソース・ドレイン間の他端からは信号ＱＯＨ
が、ＭＯＳスイッチ33のソース・ドレイン間の他端からは信号ＱＯＶがそれぞれ出力される。 すなわち、この出力選択回路16では出力の数Ｋが２の場合である。 なお、
このような構成のマスター・ユニット回路を、以下、図７（ａ）のようなシンボルで表す。

【００２６】図４は上記図２に示すスレーブ・ユニット回路の詳細な構成を示している。 このスレーブ・ユニット回路が図３に示すマスター・ユニット回路と異なっているところは、前記ＯＲゲート22の代わりに２入力のＮ
ＡＮＤゲート34が設けられている点と、新たに２入力のＡＮＤゲート35が設けられている点である。 上記ＮＡＮ
Ｄゲート34にはクロック入力信号ＣＩ及び前記ＲＡＭセルＲ２のＤ出力Ｄ２が供給され、その出力はクロック同期回路14内のＭＯＳスイッチ25のゲートに供給される。
上記ＡＮＤゲート35には信号Ａ及び前記ＲＡＭセルＲ２
のＤ出力Ｄ２が供給され、その出力はクロック同期回路
14内のＮＯＲゲート27の一方入力端に導かれると共にユニット回路の外部にリセット出力信号ＲＯとして出力される。 このような構成のスレーブ・ユニット回路を、以下、図７（ｂ）のようなシンボルで表す。 なお、上記マスター・ユニット回路及びスレーブ・ユニット回路で用いられているＭＯＳスイッチは例えばＮチャネルのＭＯ
Ｓトランジスタで構成される。

【００２７】次に上記のような構成でなるマスター・ユニット回路及びスレーブ・ユニット回路の動作を説明する。 マスター及びスレーブのユニット回路では、データ記憶回路10内のそれぞれ９個のＲＡＭセルＲ０〜Ｒ８の記憶データに基づいて以下に示すような種々の機能制御が行われる。 （１）入力選択回路11においてＮ個の入力から１個を信号Ａとして選択するための制御。 （２）入力選択回路12においてＭ個の入力から１個を信号Ｂとして選択するための制御。

【００２８】（３）信号Ａを組合せ論理回路13の入力として用いるか、マスター・ユニット回路及びスレーブ・
ユニット回路でクロック同期回路14のクロック信号として用いるか、クロック同期回路14でリセット信号として用いるか、もしくは出力選択回路16における３ステート出力の制御信号に用いるかの制御。 （４）ポラリティ選択回路15におけるポラリティ選択制御。 （５）出力選択回路16において出力ＱをＫ個の出力端のどの位置に出力するかの制御。

【００２９】上記（１）及び（２）の入力選択回路11，
12における入力Ａ，Ｂの選択はそれぞれ２個のＲＡＭセルＲ０とＲ１、及びＲ６とＲ７の記憶データに基づいて行われる。

【００３０】また、上記（３）の制御は次のように行われる。 組合せ論理回路であるＮＡＮＤゲート24の一方の入力はＢであるが、他方の入力はＡそのものではなく、
ＯＲゲート21を介してＮＡＮＤゲート24の入力となっている。 その理由は、前述のように入力Ａは組合せ論理回路13の入力になるばかりではなく、マスター・ユニット回路ではクロック同期回路14のクロック信号として、スレーブ・ユニット回路ではクロック同期回路14のリセット信号としても用いられるからである。 従って、マスター・ユニット回路でクロック同期回路14のクロック信号として、またはスレーブ・ユニット回路でクロック同期回路14のリセット信号として入力Ａをそれぞれ用いるときは、ＮＡＮＤゲート24の入力から入力Ａを切り離さなければならない。 この入力Ａをクロック信号として選択するか、またはリセット信号として選択するかを制御するのがＲＡＭセルＲ２の記憶データであり、このデータが“１”レベルのときは入力Ａがクロック信号またはリセット信号として用いられる。 一方、ＲＡＭセルＲ２の記憶データが“０”レベルのときは入力Ａはクロック信号及びリセット信号としては用いられない。

【００３１】図３のマスター・ユニット回路において、
入力Ａがクロック信号として用いられるとき、ＯＲゲート21の出力は入力Ａとは無関係に“１”レベルとなり、
ＮＡＮＤゲート24は入力Ｂを反転して出力する。 リセット入力信号ＲＩが“０”のとき、インバータ26及びＮＯ
Ｒゲート27で構成されるラッチ回路はＭＯＳスイッチ25
を介して伝達される信号がラッチ可能である。 いま、入力Ａがクロック信号として選択される場合、ＲＡＭセルＲ２の／Ｄ出力／Ｄ２は“０”レベルであり、ＯＲゲート22は入力Ａをクロック信号としてＭＯＳスイッチ25のゲートに与える。 これによりＭＯＳスイッチ25がオンし、ＮＡＮＤゲート24の出力がラッチ回路に与えられる。 すなわち、この場合、クロック同期回路14は、入力が／Ｂで、クロック信号をＡとするクロック同期型ラッチ回路になる。 もし、入力Ａをクロック信号として用いないときは、／Ｄ２が“１”レベルとなり、ＯＲゲート
22の出力が入力Ａとは無関係に“１”レベルとなり、Ｍ
ＯＳスイッチ25が常にオン状態になるため、クロック同期機能は失われ、クロック同期回路14は単なる組合せ回路となる。

【００３２】図４のスレーブ・ユニット回路において、
入力Ａがリセット信号として用いられるとき、ＯＲゲート21の出力は入力Ａとは無関係に“１”レベルとなり、
ＮＡＮＤゲート24は入力Ｂを反転して出力することは図３のマスター・ユニット回路の場合と同様である。 いま、入力Ａがリセット信号として選択される場合、ＲＡ
ＭセルＲ２のＤ出力Ｄ２は“１”レベルであり、ＡＮＤ
ゲート35は“１”レベルの入力Ａをリセット信号としてクロック同期回路14内のＮＯＲゲート27の一方入力端に与える。 これによりＮＯＲゲート27の出力が一義的に“０”レベル、インバータ26の出力が“１”レベルとなり、インバータ26及びＮＯＲゲート27で構成されるラッチ回路がリセットされる。 また、ＡＮＤゲート35の出力はリセット出力信号ＲＯとして外部に出力される。 もし、入力Ａをリセット信号として用いないときは、Ｄ２
が“０”レベルとなり、ＡＮＤゲート35の出力が入力Ａ
とは無関係に“０”レベルとなり、ＮＯＲゲート27の出力には影響を及ぼさない。

【００３３】ここで、入力選択回路11，12に互いの出力Ａ，Ｂがそれぞれの一つの入力として選択される点について説明する。 いま、入力Ｉ10の単なる反転信号を出力Ｑとして得る場合を考える。 すなわち、この場合は組合せ論理回路13の論理状態をＮＡＮＤ論理からＮＯＴ論理に変更することを意味する。 このとき、クロック信号は不要であり、入力ＡはＮＡＮＤゲート24の入力信号として入力選択回路11で選択される。 入力ＢにはもちろんＩ
10が入力選択回路12で選択される。 ＮＡＮＤゲート24で入力Ｂの反転信号を得るための方法の一つとしてＡとＢ
を同相にすればよい。 そのため、入力Ｂを入力選択回路
11の一つの入力として供給している。 同様に、入力Ｂに入力Ａを伝達させる手段があればよいから、それぞれの入力選択回路11，12は互いの出力を入力の一つとしているのである。

【００３４】また、組合せ論理回路13の論理状態をＮＡ
ＮＤ論理からＮＯＴ論理に変更するという目的のためには、マスター・ユニット回路は図５に示すような構成に、スレーブ・ユニット回路は図６に示すような構成にそれぞれ変えてもよい。 すなわち、図３のマスター・ユニット回路では組合せ論理回路13の論理状態をＮＡＮＤ
論理からＮＯＴ論理に変更するために、入力選択回路1
1，12の互いの出力Ａ，Ｂをそれぞれの一つの入力として選択するようにしているが、入力選択回路11に入力選択回路12の出力Ｂを、入力選択回路12に入力選択回路11
の出力Ａをそれぞれ入力する代わりに、図５に示すようにそれぞれ“１”レベルの論理信号を入力することもできる。 図６のスレーブ・ユニット回路でも同様の目的で入力選択回路11，12のそれぞれ一つの入力として“１”
レベルの論理信号を入力するようにしたものである。 なお、上記組合せ論理回路13としてＮＯＲゲートを使用する場合には、入力選択回路11，12のそれぞれ一つの入力として“０”レベルの論理信号を入力することもできる。 また、上記図５に示すマスター・ユニット回路のシンボルも図７（ａ）で表され、図６に示すスレーブ・ユニット回路のシンボルは図７（ｂ）で表される。

【００３５】上記クロック同期回路14内のインバータ26
及びＮＯＲゲート27の各出力は、ポラリティ選択回路15
内の２個のＭＯＳスイッチ28，29のそれぞれを介してインバータ30に伝達される。 そして、上記２個のＭＯＳスイッチ28，29が出力のポラリティ、すなわち極性を選択する。 この選択の制御を行うために前記データ記憶回路
10内のＲＡＭセルＲ８の記憶データが用いられる。 すなわち、ＲＡＭセルＲ８の記憶データが“１”レベルであり、Ｄ出力Ｄ８が“１”レベルのときはＭＯＳスイッチ
28がオンし、インバータ26の出力がインバータ30に伝達される。 従って、ユニット回路出力Ｑは前記ＮＡＮＤゲート24の出力と同相になり、ＮＡＮＤゲート24の出力は非反転状態で出力される。 これとは逆に、ＲＡＭセルＲ
８の記憶データが“０”レベルであり、／Ｄ出力／Ｄ８
が“１”レベルのときはＭＯＳスイッチ29がオンし、Ｎ
ＯＲゲート27の出力がインバータ30に伝達される。 従って、この場合、ユニット回路出力Ｑは前記ＮＡＮＤゲート24の出力と逆相になり、ＮＡＮＤゲート24の出力は反転状態で出力されることになる。

【００３６】出力選択回路16では、前記のように上記出力Ｑを２個の出力端から選択的に出力すると共に出力端を高インピーダンス状態に設定し得る。 次にこの動作を説明する。 ＭＯＳスイッチ31は３ステート制御用のものである。 いま、データ記憶回路10内のＲＡＭセルＲ３の記憶データが“１”レベルのとき、その／Ｄ出力／Ｄ３
は“０”レベルとなり、このＭＯＳスイッチ31のゲートには入力Ａが伝達される。 従って、入力Ａが“１”レベルであればＭＯＳスイッチ31がオンし、出力Ｑが２個のＭＯＳスイッチ32，33の共通接続点に伝達される。 また、入力Ａが“０”レベルならばＭＯＳスイッチ31はオフし、出力Ｑは伝達されない、

【００３７】一方、ＲＡＭセルＲ３の記憶データが“０”レベルのとき、／Ｄ出力／Ｄ３は“１”レベルとなり、入力ＡにかかわりなくＯＲゲート23の出力は“１”レベルとなり、ＭＯＳスイッチ31は常にオンする。 このとき、２個のＲＡＭセルＲ４，Ｒ５の記憶データにより、２個のＭＯＳスイッチ32，33をオンもしくはオフさせて上記ＭＯＳスイッチ31の出力をそれぞれＱＯ
Ｈ，ＱＯＶに伝達するか否かが決定される。 すなわち、
ＲＡＭセルＲ４，Ｒ５の記憶データが共に“０”レベルであり、Ｄ出力Ｄ４，Ｄ５が共に“０”レベルのときは２個のＭＯＳスイッチ32，33が共にオフし、ＱＯＨ及びＱＯＶには共に出力Ｑが伝達されない。 ＲＡＭセルＲ４
の記憶データが“１”レベルであり、出力Ｄ４が“１”
レベルのときはＭＯＳスイッチ32がオンし、出力ＱがＱ
ＯＨに伝達される。 同様に、ＲＡＭセルＲ５の記憶データが“１”レベルであり、出力Ｄ５が“１”レベルのときはＭＯＳスイッチ33がオンし、出力ＱがＱＯＶに伝達される。

【００３８】図８は、上記マスター・ユニット回路及びスレーブ・ユニット回路におけるデータ記憶回路10内でそれぞれ使用される１個のＲＡＭセルの具体的な構成を示している。 このセルには、それぞれ２個のインバータ
41，42及びトランスファゲート43，44が設けられている。 上記トランスファゲート43，44それぞれのソース・
ドレイン間の一端はビット線ＢＬ，／ＢＬのそれぞれに接続され、ゲートはワード線ＷＬに共通に接続されている。 上記トランスファゲート43のソース・ドレイン間の他端は上記インバータ41の入力端及びインバータ42の出力端に共通に接続され、上記トランスファゲート44のソース・ドレイン間の他端は上記インバータ42の入力端及びインバータ41の出力端に共通に接続されている。 そして、出力Ｄ，／Ｄは２個のインバータ41，42の出力端からそれぞれ出力される。 すなわち、このＲＡＭセルはスタティック型のものである。

【００３９】図９は、上記マスター・ユニット回路及びスレーブ・ユニット回路におけるデータ記憶回路10内でそれぞれ使用される１個のＲＡＭセルの具体的な構成を示している。 このセルには、データ記憶用のキャパシタ
45と、ワード線ＷＬ及びビット線ＢＬに接続されたキャパシタ選択用のＭＯＳスイッチ46とが設けられている。
そして、出力Ｄ，／Ｄはキャパシタ45の記憶データ及びこれを入力とする図示しないインバータの出力として得られる。 すなわち、このＲＡＭセルはダイナミック型のものである。

【００４０】図１０は上記マスター・ユニット回路及びスレーブ・ユニット回路でそれぞれ使用される入力選択回路11の具体的な構成を示している。 この入力選択回路
11は４個の入力から一つを選択するものであり、６個のＭＯＳスイッチ51〜56で構成されている。 すなわち、外部入力Ｉ00とノードＮ１との間にはＭＯＳスイッチ51のソース・ドレイン間が挿入されている。 外部入力Ｉ01と上記ノードＮ１との間にはＭＯＳスイッチ52のソース・
ドレイン間が挿入されている。 また、外部入力Ｉ02とノードＮ２との間にはＭＯＳスイッチ53のソース・ドレイン間が挿入されている。 入力Ｂもしくは“１”レベルの論理信号と上記ノードＮ２との間にはＭＯＳスイッチ54
のソース・ドレイン間が挿入されている。 さらに上記ノードＮ１と入力Ａを得るためのノードとの間にはＭＯＳ
スイッチ55のソース・ドレイン間が挿入されている。 上記ノードＮ２と入力Ａを得るためのノードとの間にはＭ
ＯＳスイッチ56のソース・ドレイン間が挿入されている。 そして、上記２個のＭＯＳスイッチ51，53のゲートには前記スタティック型のＲＡＭセルＲ０の／Ｄ出力が供給され、上記２個のＭＯＳスイッチ52，54のゲートにはＲＡＭセルＲ０のＤ出力が供給される。 さらに、上記２個のＭＯＳスイッチ55，56のゲートには前記ＲＡＭセルＲ１のＤ，／Ｄ出力がそれぞれ供給される。

【００４１】ここで、上記２個のＲＡＭセルＲ０，Ｒ１
に記憶される２ビットのデータに応じて上記６個のＭＯ
Ｓスイッチ51〜56が選択的にオン状態にされ、３個の外部入力Ｉ00〜Ｉ02及び１個の入力Ｂもしくは“１”レベルの論理信号の中から一つが選択される。 例えば、ＲＡ
ＭセルＲ０，Ｒ１の記憶データが共に“１”レベルのときはＭＯＳスイッチ54，56がオンし、入力Ｂもしくは“１”レベルの論理信号が選択される。 なお、他方の入力選択回路12も上記入力選択回路11と同様に構成されているのでその説明は省略する。

【００４２】図１１は上記マスター・ユニット回路及びスレーブ・ユニット回路でそれぞれ使用される入力選択回路11の他の具体的な構成を示している。 この例はＲＡ
ＭセルＲ０，Ｒ１として前記ダイナミック型のＲＡＭセルが用いられる場合であり、／Ｄ出力を得るために図１
０の回路に対して２個のインバータ57，58が追加されている。

【００４３】ところで、前記のようにユニット回路をマスターとスレーブの２種類とする理由は次の通りである。 前述のようにマスター・ユニット回路内のクロック同期回路はラッチ回路を含んでいる。 一般に、順序回路においてはラッチ回路ばかりではなく、Ｄ型フリップフロップも非常にしばしば用いられる。 Ｄ型フリップフロップは周知のように、ラッチ回路を２段直列接続し、それぞれで使用されるクロック信号が互いに反転関係となるように設定し、２段のラッチ回路が互いに相補動作するようにしたものである。 従って、Ｄ型フリップフロップを複数のユニット回路で実現する場合は、クロック信号が互いに反転されたラッチ回路を持つ２個のユニット回路を直列接続すればよいことになる。 従って、マスター・ユニット回路とスレーブ・ユニット回路との間の違いの一つは、クロック同期回路14のクロック信号を供給するかまたはクロック同期回路14にクロック信号を受け取るかの点と、クロック同期回路14にラッチ回路リセット用のリセット信号を供給するかまたはクロック同期回路14にリセット信号を受け取るかの点のみである。

【００４４】それぞれ１個のマスター・ユニット回路とスレーブ・ユニット回路を用いてＤ型フリップフロップを構成した例を図１２に示す。 この例はマスター・ユニット回路ＭＵの入力Ｉ00をクロック入力、Ｉ10をデータ入力とし、スレーブ・ユニット回路ＳＵのＱを出力とするＤ型フリップフロップである。 また、スレーブ・ユニット回路ＳＵの入力Ｉ00をリセット信号入力とし、スレーブ・ユニット回路ＳＵのリセット出力信号ＲＯはマスター・ユニット回路ＭＵにリセット入力信号ＲＩとして供給される。 なお、上記２個のユニット回路は同一集積回路内に形成されている。

【００４５】次に上記マスター・ユニット回路及びスレーブ・ユニット回路をそれぞれ複数個用い、これらをマトリクス状に配置してＦＰＧＡ（プログラマブル・ロジック回路）を構成する際の配線群構成について説明する。 このＦＰＧＡにおける配線群には２種類あり、一つは互いに隣接しているユニット回路相互を接続する配線群（以下、この配線群を近距離配線群と称する）であり、残りはマトリクス状に配置された複数のユニット回路を行単位もしくは列単位で接続する配線群（以下、この配線群を長距離配線群と称する）である。

【００４６】図１３は１個のマスター・ユニット回路の入力に関係した近距離配線群を含む部分を抽出して示すブロック図である。 １個のマスター・ユニット回路ＭＵ
を中心にしてその上下左右方向には４個のスレーブ・ユニット回路ＳＵ１〜ＳＵ４が配置されている。 そして、
上記４個のスレーブ・ユニット回路ＳＵ１〜ＳＵ４の各出力Ｑがマスター・ユニット回路ＭＵの入力Ｉ01，Ｉ1
0，Ｉ02，Ｉ11となるようにそれぞれ配線が形成されている。 なお、マスター・ユニット回路ＭＵの入力Ｉ00，
Ｉ12については後程説明する。 このような構成であれば、最寄りのユニット回路からの信号伝達が非常に容易となる。

【００４７】図１４は１個のマスター・ユニット回路の出力に関係した近距離配線群を含む部分を抽出して示すブロック図である。 この場合も、１個のマスター・ユニット回路ＭＵを中心にしてその上下左右方向には４個のスレーブ・ユニット回路ＳＵ１〜ＳＵ４が配置されている。 そして、上記１個のマスター・ユニット回路ＭＵの出力Ｑは４個のスレーブ・ユニット回路ＳＵ１〜ＳＵ４
の入力Ｉ10，Ｉ11，Ｉ10，Ｉ10となるようにそれぞれ配線が形成されている。

【００４８】なお、上記図１３及び図１４ではマスター・ユニット回路に注目した場合の近距離配線群が図示されているが、スレーブ・ユニット回路についても同様であるため、これらの近距離配線群については省略してある。

【００４９】次に長距離配線群について説明する。 図１
５において、マトリクス状にそれぞれ複数個のマスター・ユニット回路（図ではそれぞれ符号Ｍで示されている）及びスレーブ・ユニット回路（図ではそれぞれ符号Ｓで示されている）が配置されている。 図中、縦方向に配置された複数個のユニット回路の入力Ｉ12と出力ＱＯ
Ｖはそれぞれ縦方向に延長された各２本の配線Ｖ１，Ｖ
２のそれぞれに共通に接続されている。 また、図中、横方向に配置された複数個のユニット回路の入力Ｉ00と出力ＱＯＨはそれぞれ横方向に延長された各２本の配線Ｈ
１，Ｈ２にそれぞれ共通に接続されている。

【００５０】このような長距離配線Ｖ１，Ｖ２及びＨ
１，Ｈ２を設けることにより、任意の位置のユニット回路は、複数個のユニット回路を迂回してデータの転送を行うことができる。 また、各ユニット回路の出力ＱＯＨ
及びＱＯＶは３ステート出力となっているため、各長距離配線をあたかもマイクロコンピュータ・システムのデータ・バスとして利用できる。 すなわち、各ユニット回路内の出力選択回路16ではＭＯＳスイッチ31をオン／オフ制御することができる。 このため、出力ＱＯＨもしくはＱＯＶから配線に対して信号を出力する必要があるユニット回路では上記ＭＯＳスイッチ31をオン状態に設定し、信号を出力しないユニット回路では上記ＭＯＳスイッチ31をオフ状態に設定することにより、信号の競合を起こすことなしに複数のユニット回路で長距離配線Ｖ
１，Ｖ２及びＨ１，Ｈ２を共用することができる。 これにより、マイクロコンピュータのペリフェラル回路を非常に容易にプログラムすることができる。

【００５１】次にこの発明の重要な技術である、信号観測を行うための回路構成について説明する。 ＦＰＧＡに任意の回路機能をプログラムした後、ＦＰＧＡの入力端子から信号を入力し、出力端子から出力を取り出すものであるが、そのとき、回路が所望の動作を行わなかった場合、どの部分が不良動作をしているのかを調べる必要がある。 その場合、ＦＰＧＡ内の各ユニット回路のノードの信号を観測できれば不良部分をより早く見つけることができる。 そのため、この発明の各ユニット回路では任意のノードの信号を観測するための手段が設けられている。

【００５２】図１６はこの信号観測手段を含む１個のプログラマブル・ロジック・ユニット回路の構成を示す回路図である。 図において、Ｒ０〜Ｒ８は前記図３もしくは図４等で示され、前記データ記憶回路10を構成するＲ
ＡＭセルである。 なお、これら各ＲＡＭセルの詳細は前記図９に示した通りである。 そして、ＲＡＭセルＲ０とＲ６はビット線ＢＬ１に、ＲＡＭセルＲ１とＲ７はビット線ＢＬ２に、ＲＡＭセルＲ２とＲ８はビット線ＢＬ３
にそれぞれ共通に接続され、ＲＡＭセルＲ３はビット線ＢＬ４に、ＲＡＭセルＲ４はビット線ＢＬ５に、ＲＡＭ
セルＲ５はビット線ＢＬ６にそれぞれ接続されている。
一方、ＲＡＭセルＲ０〜Ｒ５はワード線ＷＬ１に共通に接続され、ＲＡＭセルＲ６〜Ｒ８はワード線ＷＬ２に共通に接続されている。

【００５３】さらにユニット回路の出力Ｑと前記１本のビット線ＢＬ６との間には信号観測用のＮチャネルのＭ
ＯＳスイッチ61が設けられている。 また、このユニット回路では上記２本のワード線とは別にもう１本のワード線ＷＬ３が設けられており、上記信号観測用のＭＯＳスイッチ61のゲートがこのワード線ＷＬ３に接続されている。 なお、上記３本のワード線ＷＬ１〜ＷＬ３には後述するアドレス・デコーダの出力が供給される。

【００５４】上記のような構成において、ユニット回路の出力Ｑを観測する場合には、ワード線ＷＬ３の信号を“１”レベルに設定する。 これにより、上記ＭＯＳスイッチ61がオンし、出力Ｑがビット線ＢＬ６に読み出される。 ビット線ＢＬ６に読み出された信号は、図示していないが前記各ＲＡＭセルの記憶データを読み出すための回路を用いることによりＦＰＧＡの外部に出力される。

【００５５】図１７は上記信号観測手段を含むプログラマブル・ロジック・ユニット回路の他の構成を示す回路図である。 このユニット回路では図１６のワード線ＷＬ
３を設ける代わりに、新たにビット線ＢＬ７を設け、このビット線ＢＬ７とユニット回路の出力Ｑとの間に前記信号観測用のＭＯＳスイッチ61を挿入するようにしたものである。 そして、上記ＭＯＳスイッチ61のゲートは、
前記ＲＡＭセルＲ０〜Ｒ５を選択するためのワード線と同じワード線ＷＬ１に接続されている。 すなわち、このユニット回路ではＲＡＭセルＲ０〜Ｒ５から記憶データの読み出し行う際に、同時にユニット回路の出力Ｑが読み出される。 次に上記図１６、図１７に示すようなユニット回路をマトリクス状に配置した場合の、前記ワード線の選択方法について説明する。

【００５６】図１８は、前記図１６に示すユニット回路を縦及び横方向にそれぞれ４個ずつ配置し、全体で１６
個設けた場合に、これらを選択するためのデコーダＤＥ
Ｃを含む構成を示す図である。 この場合、１６個のユニット回路内の各ＲＡＭセルの選択及びユニット回路の出力Ｑの選択は、デコーダＤＥＣに入力される３ビットの相補なアドレス信号Ａ０，／Ａ０〜Ａ２，／Ａ２に基づいて行われる。 なお、図中のワード線ＷＬ１−１〜ＷＬ
１−４は前記図１６中のワード線ＷＬ１に対応しており、ワード線ＷＬ２−１〜ＷＬ２−３は同じくワード線ＷＬ２に対応しており、ワード線ＷＬ３−１〜ＷＬ３−
４は同じくワード線ＷＬ３に対応している。

【００５７】図において、上記３ビットのアドレス信号Ａ０，／Ａ０〜Ａ２，／Ａ２の異なる組み合わせが入力される７個のＡＮＤゲート71〜77は７通りのデコード出力を得るために設けられている。 上記ＡＮＤゲート71，
74，77はＲＡＭセルのみを選択するために設けられており、それぞれのデコード出力はワード線ＷＬ２−１，Ｗ
Ｌ２−２，ＷＬ２−３に供給される。

【００５８】一方、残りのＡＮＤゲート72，73，75，76
はＲＡＭセルとユニット回路の出力Ｑを選択するためのものであり、これらＡＮＤゲート72，73，75，76の各デコード出力はそれぞれ２個のＡＮＤゲート78と79、80と
81、82と83、84と85にそれぞれ並列に供給される。 上記各２個のＡＮＤゲート78と79、80と81、82と83、84と85
のそれぞれは、ＲＡＭセルを選択するための信号ＲＡ及びユニット回路の出力Ｑを選択するための信号ＯＢによって切り替えられる。 すなわち、信号ＲＡが“１”レベルにされているときには、ＡＮＤゲート72，73，75，76
の各デコード出力がＡＮＤゲート79，80，83，84に伝達され、さらにワード線ＷＬ１−１〜ＷＬ１−４に供給される。 一方、信号ＯＢが“１”レベルにされているときには、ＡＮＤゲート72，73，75，76の各デコード出力がＡＮＤゲート78，81，82，85に伝達され、さらにワード線ＷＬ３−１〜ＷＬ３−４に供給される。

【００５９】図１９は前記図１７に示すユニット回路を縦及び横方向にそれぞれ４個ずつ配置し、全体で１６個設けた場合に、これらを選択するためのデコーダＤＥＣ
を含む構成を示す図である。 この場合にも１６個のユニット回路内の各ＲＡＭセルの選択及びユニット回路の出力Ｑの選択は３ビットの相補なアドレス信号Ａ０，／Ａ
０〜Ａ２，／Ａ２に基づいて行われる。 なお、図中のワード線ＷＬ１−１〜ＷＬ１−４は前記図１７中のワード線ＷＬ１に対応しており、ワード線ＷＬ２−１〜ＷＬ２
−３は同じくワード線ＷＬ２に対応している。

【００６０】上記３ビットのアドレス信号Ａ０，／Ａ０
〜Ａ２，／Ａ２の異なる組み合わせが入力される７個のＡＮＤゲート91〜97は７通りのデコード出力を得るためのものであり、各デコード出力はワード線ＷＬ２−１，
ＷＬ１−１，ＷＬ１−２，ＷＬ２−２，ＷＬ１−３，Ｗ
Ｌ１−４，ＷＬ２−３にそれぞ供給される。 また、この例では各ユニット回路の出力Ｑを読み出すために前記ビット線ＢＬ７に相当する４本のビット線ＢＬ７−１〜Ｂ
Ｌ７−４が設けられている。

【００６１】図２０は、前記ＲＡＭセルＲ０〜Ｒ７として前記図８に示すようなスタティック型のものを用い、
かつ入力選択回路11，12として前記図１０に示すようなものを用い、さらに信号観測手段として前記図１６に示すようなものを用いた場合のマスター・ユニット回路全体の詳細な構成を示す回路図である。 この例では出力Ｑ
として相補な信号をビット線ＢＬ６，／ＢＬ６に読み出すため、前記ＭＯＳスイッチ61に相当するものとして61
Ａと61Ｂの２個が設けられている。 そして、一方のＭＯ
Ｓスイッチ61Ａは前記ポラリティ選択回路15内のインバータ30の入力端とビット線／ＢＬ６との間に挿入され、
他方のＭＯＳスイッチ61Ｂはこのインバータ30の出力端とビット線ＢＬ６との間に挿入されている。 そして、上記両ＭＯＳスイッチ61Ａ，61Ｂのゲートは共に、ＲＡＭ
セルＲ６〜Ｒ８を選択するものとは独立に設けられたワード線ＷＬ３に接続されている。

【００６２】図２１は、前記ＲＡＭセルＲ０〜Ｒ７として前記図８に示すようなスタティック型のものを用いかつ入力選択回路11，12として前記図１０に示すようなものを用い、さらに信号観測手段として前記図１７に示すようなものを用いた場合のマスター・ユニット回路全体の詳細な構成を示す回路図である。 この例の場合にも、
出力Ｑとして相補な信号をビット線ＢＬ７，／ＢＬ７に読み出すために、前記ＭＯＳスイッチ61に相当するものとして61Ａと61Ｂの２個が設けられている。 そして、一方のＭＯＳスイッチ61Ａは前記ポラリティ選択回路15内のインバータ30の入力端とビット線／ＢＬ７との間に挿入され、他方のＭＯＳスイッチ61Ｂはこのインバータ30
の出力端とビット線ＢＬ７との間に挿入されている。 そして、上記両ＭＯＳスイッチ61Ａ，61Ｂのゲートは共に、ＲＡＭセルＲ０〜Ｒ５を選択するためのものと同じワード線ＷＬ１に接続されている。

【００６３】このように各ユニット回路では出力ノードの信号Ｑを外部に読み出して観測することができる。 しかし、観測されるノードはユニット回路の出力ノードに限定されるものではなく、ユニット回路内の任意のノードを観測することができる。 また、観測できるノードは常に任意の一点に限定されるものではなく、当然、同時にいくつかのノードを観測することが可能である。 さらに、観測のための手段についても図１６、図１７に示すような構成に限定されるものではないことはもちろんである。

【００６４】図２２はマトリクス状に配置された複数個のユニット回路内の各ＲＡＭセルに対するデータの書き込み・読み出し及び各ユニット回路の出力Ｑの読み出し制御を行うためのシステム全体の構成を示すブロック図である。 図において、ＤＢはデータ・バス、ＡＤＢはアドレス・バスである。 例えば、８ビットのシステムではデータ・バスＤＢは８本、アドレス・バスＡＤＢは１６
本の並列信号であることが一般的である。 上記アドレス・バスＡＤＢ上のロウ・アドレスはロウ・アドレス・ラッチ 101でラッチされ、ロウ・デコーダ 102に供給される。 また、上記アドレス・バスＡＤＢ上のカラム・アドレスはカラム・アドレス・ラッチ 103でラッチされ、カラム・デコーダ 104に供給される。 また、上記データ・
バスＤＢ上のコントロール・データはコントロール・レジスタ 105に供給される。 このコントロール・レジスタ
105は、上記コントロール・データに基づいてＲＡＭセルを選択するための前記信号ＲＡ及びユニット回路の出力Ｑを選択するための前記信号ＯＢを発生する。 そして、両信号ＲＡ，ＯＢは上記ロウ・デコーダ 102に供給され、ロウ・デコーダ 102の動作はこれらの信号によって制御される。 また、上記ロウ・デコーダ 102及びカラム・デコーダ 104のデコード出力は、複数個のユニット回路がマトリクス状に配置されたユニット回路マトリクス 106に供給される。

【００６５】次に図２２のシステムの動作を説明する。
図２３は図２２のシステムを制御するために使用される制御信号の波形を示している。 ／ＣＥ，／ＷＲ，／ＲＤ
はそれぞれチップ・イネーブル信号、ライト信号、リード信号であり、マイクロコンピュータ・システムでは良く知られた信号である。 ／ＣＥはマイクロコンピュータのＣＰＵがこの発明のＦＰＧＡを使用する場合に“０”
レベルに設定される。 また、ＣＰＵがＦＰＧＡにデータの書き込みを行う場合には／ＷＲが“０”レベルに設定され、ＣＰＵがＦＰＧＡからデータの読み出しを行う場合には／ＲＤが“０”レベルに設定される。

【００６６】データ読み出しの例として、ユニット回路マトリクス 106内の各ユニット回路におけるＲＡＭセルの記憶データを読み出す際の手順を説明する。 図２３のタイミングチャートに示すように、まず始めに、／ＣＥ
が“０”レベルにされ、ＦＰＧＡが選択された後に、／
ＷＲが“０”レベルにされ、コントロール・レジスタ10
5にコントロール・データの書き込みが行われる。 予め、コントロール・レジスタ 105には固有のアドレスが割り当てられており、／ＷＲ＝“０”のときに、アドレス・バスＡＤＢにこのアドレス・データを供給すると、
このデータがコントロール・レジスタ 105に書き込まれる。 この場合、データ・バスＤＢには、コントロール・
レジスタ 105の出力ＲＡが“１”レベル、ＯＢが“０”
レベルとなるようなデータが供給される。 これにより、
ロウ・デコーダ 102の出力のうち、ＲＡＭセルを選択するためのデコード出力がロウ・デコーダ 102内で選択される。

【００６７】次に／ＲＤが“０”レベルにされ、そのときに供給されているアドレスに対応するＲＡＭセルがロウ・デコーダ 102及びカラム・デコーダ 104により選択され、その記憶データがデータ・バスＤＢ上に出力される。 このようにして、ユニット回路内のＲＡＭセルの記憶データの読み出しが行われる。

【００６８】また、上記説明から容易に想像されるように、ユニット回路の出力Ｑの読み出しを行う場合、各制御信号は上記と全く同様に与えればよく、始めにコントロール・レジスタ 105にコントロール・データの書き込みを行う際に、出力ＲＡが“０”レベル、ＯＢが“１”
レベルとなるようなデータを書き込めばよい。

【００６９】このように図２２のシステムでは、データ・バス上のデータの変更のみで、ユニット回路内のＲＡ
Ｍセルの記憶データと、ユニット回路の出力Ｑの読み出しを同一の制御信号で行うことができる。

【００７０】なお、上記図２２のシステムでは、ロウ・
デコーダとして前記図１８中に示すような構成のものを用いているが、これは図１９中に示すような構成のデコーダも用いることもできる。 ただし、このときはコントロール・レジスタ 105が不要になり、図２３のタイミングチャートにおける始めのライト動作が不要になる。

【００７１】このように上記実施例のプログラマブル・
ロジック・ユニット回路及びプログラマブル・ロジック回路では、従来に比べて回路構成を簡単にすることができ、しかもユニット回路の任意のノードの信号を用意に観測することができ、フィールド・プログラマブル・ゲート・アレイを構成するのに適している。

【００７２】

【発明の効果】以上説明したように、この発明によれば、フィールド・プログラマブル・ゲート・アレイを構成するのに適したプログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかるマスター・ユニット回路のブロック図。

【図２】この発明の一実施例にかかるスレーブ・ユニット回路のブロック図。

【図３】図１のマスター・ユニット回路の詳細な構成を示す回路図。

【図４】図２のスレーブ・ユニット回路の詳細な構成を示す回路図。

【図５】図１のマスター・ユニット回路の他の詳細な構成を示す回路図。

【図６】図２のスレーブ・ユニット回路の他の詳細な構成を示す回路図。

【図７】図３及び５図のマスター・ユニット回路及び図４及び図６のスレーブ・ユニット回路のシンボル図。

【図８】図３ないし図６の回路で使用されるＲＡＭセルの具体的な構成を示す回路図。

【図９】図３ないし図６の回路で使用されるＲＡＭセルの他の具体的な構成を示す回路図。

【図１０】図３ないし図６の回路で使用される入力選択回路の具体的な構成を示す回路図。

【図１１】図３ないし図６の回路で使用される入力選択回路の他の具体的な構成を示す回路図。

【図１２】図３もしくは図５のマスター・ユニット回路と図４もしくは図６のスレーブ・ユニット回路を用いて構成されたＤ型フリップフロップの回路図。

【図１３】１個のマスター・ユニット回路の入力に関係した近距離配線を含む部分を抽出して示すブロック図。

【図１４】１個のマスター・ユニット回路の出力に関係した近距離配線を含む部分を抽出して示すブロック図。

【図１５】複数個のマスター・ユニット回路及びスレーブ・ユニット回路をマトリクス状に配置した場合の長距離配線を示す図。

【図１６】信号観測手段を含むプログラマブル・ロジック・ユニット回路の構成を示す回路図。

【図１７】信号観測手段を含むプログラマブル・ロジック・ユニット回路の他の構成を示す回路図。

【図１８】図１６に示すユニット回路を縦及び横方向に配置した場合にこれらを選択するためのデコーダを含む構成を示す回路図。

【図１９】図１７に示すユニット回路を縦及び横方向に配置した場合にこれらを選択するためのデコーダを含む構成を示す回路図。

【図２０】図３のマスター・ユニット回路のさらに詳細な構成を示す回路図。

【図２１】図３のマスター・ユニット回路の上記とは異なるさらに詳細な構成を示す回路図。

【図２２】マトリクス状に配置された複数個のユニット回路内の各ＲＡＭセルに対するデータの書き込み・読み出し及び各ユニット回路の出力の読み出し制御を行うためのシステム全体の構成を示すブロック図。

【図２３】図２２のシステムが動作するときのタイミングチャート。

【符号の説明】

10…データ記憶回路、11，12…入力選択回路、13…組合せ論理回路、14…クロック同期回路、15…ポラリティ選択回路、16…出力選択回路、21，22，23…ＯＲゲート、
24，34…ＮＡＮＤゲート、25，28，29，31，32，33，4
6，51〜56，61…ＭＯＳスイッチ、26，30，41，42，5
7，58…インバータ、35，71〜85，91〜97…ＡＮＤゲート、43，44…トランスファゲート、47…キャパシタ、 1
01…ロウ・アドレス・ラッチ、 102…ロウ・デコーダ、
103…カラム・アドレス・ラッチ、 104…カラム・デコーダ、 105…コントロール・レジスタ、 106…ユニット回路マトリクス、Ｒ０〜Ｒ８…ＲＡＭセル、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＭＵ…マスター・ユニット回路、ＳＵ，ＳＵ１〜ＳＵ４…スレーブ・ユニット回路、Ｈ１，Ｈ２． Ｖ１． Ｖ２…配線、ＤＥＣ…デコーダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 幸弘 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 室賀 啓希 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 重松 朋久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 日比 敏雄 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 川原 康夫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 丸 一直 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 ケネス・オースチン イギリス国，チエツシヤー，ノースウイツ チ，ブロツクハースト・ウエイ ブロツク ハースト・ホール ７ (72)発明者 ゴードンスターリン・ワーク イギリス国，チエツシヤー，ワーリントン グレート・サンケイ ノーブレツク・ク ローズ119 (72)発明者 ダレンマーチン・ウエツジウツド イギリス国，ダブリユエー ４・１ ユー ビー，ワーリントン ラツチフオード マ ースデン・アベニユー 21