프로그래머블 로직 디바이스 및 반도체 장치{PROGRAMMABLE LOGIC DEVICE AND SEMICONDUCTOR DEVICE}

본 발명의 일 양태는, 하드웨어의 구성을 변경할 수 있는 프로그래머블 로직 디바이스와 반도체 장치에 관한 것이다.

프로그래머블 로직 디바이스(PLD：Programmable Logic Device)는 적당한 규모의 프로그래머블 논리 소자(기본 블록)로 논리 회로가 구성되어 있고, 각 프로그래머블 논리 소자의 기능이나 프로그래머블 논리 소자간의 접속 구조를 제조 후에 변경할 수 있는 것을 특징으로 한다. 구체적으로, 상기 PLD는 복수의 프로그래머블 논리 소자와, 프로그래머블 논리 소자 사이의 접속을 제어하는 배선 리소스를 가진다. 프로그래머블 논리 소자와 배선 리소스는 각각 레지스터를 가지고 있다. 그리고, 상기 레지스터는 각 프로그래머블 논리 소자의 기능과, 배선 리소스로 구성되는 프로그래머블 논리 소자간의 접속 구조를 정의하기 위한 회로 정보(컨피겨레이션 데이터)가 저장된다.

컨피겨레이션 데이터를 저장하기 위한 레지스터는, 컨피겨레이션 메모리라고 불린다. 컨피겨레이션 데이터의 컨피겨레이션 메모리로의 저장은, 컨피겨레이션이라고 불린다. 특히, 컨피겨레이션 메모리로의 컨피겨레이션 데이터의 새로운 저장은 리컨피겨레이션(재구성)이라고 불린다.

하기의 특허문헌 1에는, DRAM으로부터 보내온 컨피겨레이션 데이터를 SRAM으로 구성되는 컨피겨레이션 메모리에 저장함으로써, 단시간으로 리컨피겨레이션을 행하는 프로그래머블 LSI에 대하여 기재되어 있다.

프로그래머블 로직 디바이스의 회로 규모가 증대되면, 더 큰 기억용량을 가지는 컨피겨레이션 메모리가 필요하기 때문에, 프로그래머블 로직 디바이스의 면적을 작게 억제하는 것이 어려워진다.

그러므로, 본 발명의 일 양태는, 회로 규모가 증대되어도 레이아웃의 면적을 작게 줄일 수 있는 프로그래머블 로직 디바이스의 제공을 과제 중 하나로 한다.

[0008]

또는, 본 발명의 일 양태는, 회로 규모가 증대하여도 소형화를 실현할 수 있는 반도체 장치 등의 제공을 과제 중 하나로 한다.

본 발명의 일 양태에서는, 배선 리소스에 포함되는 스위치 회로에 그 도통 상태 또는 비도통 상태를 유지하는 기억 장치로서의 기능을 부가한다. 구체적으로 스위치 회로는 제 1 기간에 있어서, 컨피겨레이션 데이터를 포함한 신호가 부여되고, 또 제 2 기간에 있어서, 복수의 제 1 프로그래머블 논리 소자의 출력 단자에 각각 전기적으로 접속되어 있는 복수의 제 1 배선과, 제 2 프로그래머블 논리 소자의 입력 단자에 전기적으로 접속되어 있는 제 2 배선과, 복수의 상기 제 1 배선에 각각 대응하는 복수의 회로를 가지고, 상기 회로는 제 1 스위치와 대응하는 상기 제 1 배선으로부터 상기 제 1 스위치를 통하여 컨피겨레이션 데이터를 포함한 신호가 부여되는 노드의 전위에 의해, 도통 상태 또는 비도통 상태가 선택되는 제 2 스위치와, 대응하는 상기 제 1 배선과 상기 제 2 배선의 전기적인 접속을 상기 제 2 스위치와 함께 제어하는 제 3 스위치를 적어도 가진다.

그리고, 컨피겨레이션 데이터에 따라, 복수의 상기 회로 중 하나에서 상기 제 2 스위치가 도통 상태가 되고, 또한, 상기 복수의 회로의 모두에서 상기 제 3 스위치가 도통 상태가 됨으로써, 복수의 제 1 배선과, 상기 제 2 배선과의 전기적인 접속 구조가 정해진다.

본 발명의 제 1 양태에서는, 상기 구성에 의해, 복수의 제 1 프로그래머블 논리 소자와 제 2 프로그래머블 논리 소자의 전기적인 접속 구조를 하나의 스위치 회로에 의해 제어할 수 있다. 그리고, 스위치 회로에 있어서 제 1 스위치를 비도통 상태로 함으로써, 상기 접속 구조를 유지할 수 있으므로, 스위치 회로는 기억장치로서의 기능을 할 수 있다. 따라서, 본 발명의 일 양태에 의해, 배선 리소스에 포함되는 트랜지스터 등의 소자수를 작게 억제할 수 있으므로, 프로그래머블 로직 디바이스의 회로 규모가 증대하는 것을 억제하고, 그 면적을 작게 줄일 수 있다.

본 발명의 일 양태에 의해, 회로 규모가 증대하여도 레이아웃의 면적을 작게 줄일 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다. 또, 본 발명의 일 양태에 의해, 소형화된 반도체 장치를 제공할 수 있다.

도 1은 스위치 회로의 구성예이다.
도 2는 스위치 회로의 구성예이다.
도 3은 스위치 회로의 구성예이다.
도 4는 구동 회로의 구성예이다.
도 5는 프로그래머블 논리 소자의 구성예이다.
도 6은 타이밍 차트이다.
도 7은 래치의 구성예이다.
도 8은 프로그래머블 논리 소자의 구성예이다.
도 9는 PLD의 구성을 도시하는 도면이다.
도 10은 스위치 회로의 구성을 도시하는 도면이다.
도 11은 PLD의 구성을 도시하는 도면이다.
도 12는 PLD의 상면도이다.
도 13은 LUT의 구성을 도시하는 도면이다.
도 14는 셀의 단면도이다.
도 15는 전자 기기의 도면이다.
도 16은 칩과 모듈의 도면이다.
도 17은 시스템의 도면이다.

이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.

또한, 본 발명의 일 양태인 프로그래머블 로직 디바이스는 마이크로 프로세서, 화상 처리 회로, 반도체 표시 장치용의 컨트롤러, DSP(Digital Signal Processor), 마이크로 컨트롤러 등의 반도체 소자를 이용한 각종 반도체 집적 회로를 그 범주에 포함한다. 또, 본 발명의 일 양태의 반도체 장치는, 상기 반도체 집적 회로를 이용한 RF 태그, 반도체 표시 장치 등의 각종 장치를 그 범주에 포함한다. 반도체 표시 장치에는 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체 소자를 구동 회로에 가지고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.

〈스위치 회로의 구성예〉

우선, 본 발명의 일 양태에 관한 반도체 장치가 가지는 스위치 회로의 구성예에 대하여 설명한다.

도 1(A)에 스위치 회로(10)의 구성을 예시한다. 스위치 회로(10)는 배선(14-1) 내지 배선(14-n)(n은 복수의 자연수)으로 표현되는 복수의 배선(14)과 배선(15)을 가진다. 또한 스위치 회로(10)는 스위치(11)와, 스위치(12)와, 스위치(13)를 적어도 가지는 회로(20)를 복수 가진다. 도 1(A)에서는 회로(20-1) 내지 회로(20-n)로서 도시되고 있는 복수의 회로(20)를 스위치 회로(10)가 가지는 경우를 예시하고 있다.

복수의 배선(14)은 복수의 회로(20)에 각각 대응하고 있다. 도 1(A)에서는 배선(14-i)(i는 n 이하의 자연수)이 회로(20-i)에 대응하고 있는 경우를 예시하고 있다.

그리고, 배선(14) 중 하나는, 대응하는 회로(20)가 가지는 스위치(11)를 통하여, 회로(20) 내의 노드 FD에 전기적으로 접속되어 있다. 즉, 스위치(11)는 배선(14)이 가지는 전위의 노드 FD로의 공급을 제어하는 기능을 가진다. 또, 스위치(12)는 노드 FD의 전위에 따라, 도통 상태 또는 비도통 상태가 선택된다. 스위치(13)는 배선(14)과 배선(15) 사이에서, 스위치(12)와 직렬로 전기적으로 접속되어 있다.

또한, 본 명세서에 있어서 접속이란, 전기적인 접속을 의미하고 있고, 전류, 전압 또는 전위가 공급 가능, 혹은 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것이 아니고, 전류, 전압 또는 전위가, 공급 가능, 혹은 전송 가능하도록 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통하여 전기적으로 접속하고 있는 상태도 그 범주에 포함한다.

배선(14)에게 부여되는 신호는 기간에 따라서 다르다. 제 1 기간에서는 배선(14)에 컨피겨레이션 데이터를 포함한 신호의 전위가 부여되고, 그것에 의해, 스위치 회로(10)로의 컨피겨레이션 데이터의 기입이 행해진다. 또, 제 2 기간에서는 배선(14)에 프로그래머블 논리 소자(PLE)로부터 출력되는 신호의 전위가 부여되고, 그것에 의해, 복수의 배선(14)과 배선(15)의 접속 구조가 정해진다.

구체적으로, 도 1(A)에 도시하는 회로에서는, 상기 제 1 기간에 있어서, 배선(14)에 컨피겨레이션 데이터를 포함한 신호의 전위가 부여되고, 또한, 스위치(11)가 도통 상태(온)가 되면 스위치(11)를 통하여 노드 FD에 상기 전위가 공급된다. 다음으로, 스위치(11)가 비도통 상태(오프)가 되면 노드 FD에 부여된 전위가 유지된다. 그리고, 스위치(12)는 컨피겨레이션 데이터가 반영된 노드 FD의 전위에 따라, 도통 상태 또는 비도통 상태가 선택된다.

스위치(13)는 스위치(12)와 직렬로 전기적으로 접속되어 있기 때문에, 스위치(12)와 함께, 배선(14)과 배선(15)의 전기적인 접속을 제어하는 기능을 가진다. 구체적으로는, 스위치(12) 및 스위치(13)가 도통 상태일 때, 배선(14)과 배선(15)이 전기적으로 접속된다. 또, 스위치(12) 및 스위치(13) 중 적어도 하나가 비도통 상태일 때, 배선(14)과 배선(15)은 전기적으로 분리된 상태가 된다.

또, 도 1(A)에 도시하는 회로에서는 상기 제 2 기간에 있어서, 배선(14)에 프로그래머블 논리 소자(PLE)로부터 출력되는 신호의 전위가 부여되고, 또한, 스위치(13)가 도통 상태가 되면, 스위치(12)가 도통 상태인지 비도통 상태인지에 따라, 배선(14)과 배선(15)이 전기적으로 접속될지, 전기적으로 분리될지가 정해진다. 즉, 스위치 회로(10)의 각 회로(20)에 기입된 컨피겨레이션 데이터에 따라, 복수의 배선(14)과 배선(15)의 접속 구조가 정해지게 된다.

또한, 배선(15)은, PLE나 I/O 엘리먼트(IO)의 입력 단자에 전기적으로 접속되어 있다. IO는 프로그래머블 로직 디바이스(PLD)의 외부로부터 PLE로의 신호의 입력, 또는 PLE로부터 PLD의 외부로의 신호의 출력을 제어하는, 인터페이스로서의 기능을 가진다. 컨피겨레이션 데이터에 따라, 복수의 배선(14)과 배선(15)의 접속 구조가 정해진다는 것은, 복수의 PLE 또는 IO의 출력 단자와 하나의 PLE 또는 IO의 입력 단자와의 접속 구조가 정해지는 것을 의미한다.

또한, 본 명세서에 있어서 입력 단자란, 입력 신호가 부여되는 배선 등의 노드를 의미하고, 이 노드를 통하여 입력 신호의 전위, 전압, 전류 등이 회로에 부여된다. 따라서, 입력 단자에 전기적으로 접속된 배선도 입력 단자의 일부라고 볼 수 있다. 또, 본 명세서에 있어서 출력 단자란, 출력 신호가 부여되는 배선 등의 노드를 의미하고, 이 노드를 통하여 출력 신호의 전위, 전압, 전류 등이 회로로부터 출력된다. 따라서, 출력 단자에 전기적으로 접속된 배선도 출력 단자의 일부라고 볼 수 있다.

본 발명의 제 1 양태에서는, 복수의 PLE 또는 복수의 IO와 하나의 PLE 또는 IO와의 전기적인 접속 구조를 상기한 하나의 스위치 회로(10)에 의해 제어할 수 있다. 그리고, 스위치 회로(10)에 있어서 스위치(11)를 비도통 상태로 함으로써, 상기 접속 구조를 유지할 수 있으므로, 스위치 회로(10)는 컨피겨레이션 메모리로서의 기능을 할 수 있다. 따라서, 스위치 회로(10)를 배선 리소스에 이용함으로써, 배선 리소스에 포함되는 트랜지스터 등의 소자수를 작게 억제할 수 있으므로, PLD의 회로 규모가 증대되는 것을 억제하고, 그 면적을 작게 줄일 수 있다.

다음으로, 본 발명의 일 양태에 관한 반도체 장치가 가지는 스위치 회로의 다른 구성예에 대하여 설명한다.

도 1(B)에 스위치 회로(10)의 구성을 예시한다. 도 1(B)은 멀티 컨텍스트 방식을 이용하여 동적 재구성(다이나믹 리컨피겨레이션)을 실현할 수 있는 스위치 회로(10)의 일례를 도시하고 있다.

도 1(B)에 도시하는 스위치 회로(10)는 배선(14-1) 내지 배선(14-n)(n은 복수의 자연수)으로 표현되는 복수의 배선(14)과, 배선(15)을 가지는 점에서, 도 1(A)에 도시하는 스위치 회로(10)와 구성이 같다. 또, 도 1(B)에 도시하는 스위치 회로(10)는 스위치(11)와, 스위치(12)와, 스위치(13)를 적어도 가지는 회로(20)를 복수 가지는 점에서, 도 1(A)에 도시하는 스위치 회로(10)와 구성이 같다. 그러나, 도 1(B)에 도시하는 스위치 회로(10)에서는, 임의로 선택된 하나의 배선(14)에 2개 이상의 회로(20)가 대응하고 있다는 점에서, 도 1(A)에 도시하는 스위치 회로(10)와 구성이 다르다.

구체적으로, 도 1(B)에 도시하는 스위치 회로(10)는 n×m개(m은 복수의 자연수)의 회로(20)를 가지고 있다. 그리고, 하나의 배선(14)에는 m개의 회로(20)가 접속되어 있다. 또, n×m개의 회로(20)는 서로 다른 배선(14)에 접속된 n개의 회로(20)로 구성되는 세트(21)가 m개 있다. 도 1(B)에서는, 세트(21-1) 내지 세트(21-m)로 도시하는 m개의 세트(21)가 스위치 회로(10)에 형성되어 있다. n×m개의 회로(20)는 세트(21)마다 스위치(13)의 동작이 제어된다.

도 1(B)에서는, 배선(14-i)에 접속되고, 세트(21-j)(j는 m 이하의 자연수)에 포함되는 회로(20)를 회로(20-ji)로서 도시한다.

도 1(B)에 도시하는 스위치 회로(10)에서는 세트(21)마다, 회로(20)로의 컨피겨레이션 데이터의 기입을 행한다. 구체적으로는, 하나의 세트(21)에 포함되는 복수의 회로(20)에 있어서, 스위치(11)를 도통 상태로 하고, 스위치(11)를 통하여 노드 FD에 컨피겨레이션 데이터를 포함한 신호의 전위를 공급한다. 그리고, 이 하나의 세트(21)에 포함되는 복수의 회로(20)에서 스위치(11)를 비도통 상태로 하고, 노드 FD의 전위를 유지한다. 다음으로, 다른 세트(21)에 포함되는 복수의 회로(20)에 서도 순서대로 같은 동작을 반복함으로써, 모든 회로(20)로의 컨피겨레이션 데이터의 기입을 행할 수 있다.

또, 도 1(B)에 도시하는 스위치 회로(10)에서는, 복수의 세트(21) 중 하나를 선택하고, 선택된 세트(21)에 포함되는 복수의 회로(20)에서 유지되고 있는 컨피겨레이션 데이터에 따라 복수의 배선(14)과 배선(15)의 접속 구조를 정할 수 있다. 복수의 배선(14)과 배선(15)의 접속 구조를 변경하는 경우는, 스위치 회로(10)에서 복수의 세트(21) 중 다른 1개를 선택하고, 선택된 세트(21)에 포함되는 복수의 회로(20)에서 유지되고 있는 컨피겨레이션 데이터에 따라, 복수의 배선(14)과 배선(15)의 접속 구조를 정하면 좋다.

도 1(B)에 도시하는 스위치 회로(10)는, 도 1(A)에 도시하는 스위치 회로(10)와 마찬가지로, 복수의 PLE 또는 복수의 IO와, 하나의 PLE 또는 IO와의 전기적인 접속 구조를 제어하는 기능과, 이 접속 구조를 유지하는 컨피겨레이션 메모리로서의 기능을 가진다. 따라서, 도 1(B)에 도시하는 스위치 회로(10)를 배선 리소스에 이용함으로써, 배선 리소스에 포함되는 트랜지스터 등의 소자수를 작게 억제할 수 있으므로, PLD의 회로 규모가 증대되는 것을 억제하여 그 면적을 작게 줄일 수 있다.

또, 도 1(B)에 도시하는 스위치 회로(10)의 경우, 복수의 컨피겨레이션 데이터가 세트(21)마다 유지되어 있고, 또한, 컨피겨레이션 데이터의 선택을 세트(21)의 선택에 의해 자유롭게 행할 수 있다. 따라서, 하나의 컨피겨레이션 데이터에 의해 회로 구성이 정해진 PLD를 동작시키고 있는 동안에, 다른 컨피겨레이션 데이터를 다시 쓸 수 있다.

또한, 상기한 특허문헌 1의 경우, 멀티 컨텍스트 방식에 있어서 컨피겨레이션 데이터를 전환하기 위해, DRAM으로부터 컨피겨레이션 데이터를 판독할 필요가 있고, 이 컨피겨레이션 데이터의 판독에는 센스 증폭기를 이용할 필요가 있다. 도 1(B)에 도시하는 스위치 회로(10)를 이용한 본 발명의 일 양태에 관한 PLD의 경우, 회로 구성을 전환할 때마다, DRAM 등에서 센스 증폭기를 이용하여 컨피겨레이션 데이터의 판독을 행할 필요가 없다. 따라서, 회로 구성의 전환에 걸리는 시간을 짧게 할 수 있고, 따라서, 프로그래머블 로직 디바이스에서의 논리 회로의 재구성을 고속으로 행할 수 있다.

또, 도 1(A) 및 도 1(B)에 도시하는 스위치 회로(10)에서는, 배선(14)이 컨피겨레이션 데이터를 포함한 신호의 전위를 회로(20)에 공급하는 기능과, PLE로부터 출력되는 신호의 전위를 회로(20)에 공급하는 기능을 함께 가지고 있다. 따라서, 컨피겨레이션 데이터를 포함한 신호의 전위를 회로(20)에 공급하는 기능을 가지는 배선과, PLE로부터 출력되는 신호의 전위를 회로(20)에 공급하는 기능을 가지는 배선을, 회로(20)에 접속시키는 구성에 비해, 스위치 회로(10)에 형성되는 배선의 수를 적게 줄일 수 있다. 따라서, 도 1(A) 및 도 1(B)에 도시하는 스위치 회로(10)를 이용함으로써, 배선 리소스의 소형화를 실현하고, 회로 규모가 증대해도 레이아웃의 면적을 작게 줄일 수 있는 프로그래머블 로직 디바이스를 실현할 수 있다. 또, 배선 리소스의 소형화를 실현함으로써, 반도체 장치의 소형화를 실현할 수 있다.

〈스위치 회로의 구체적인 구성예〉

이어서, 도 1(A)에 도시한 스위치 회로(10)의 구체적인 구성의 일례에 대하여 설명한다. 도 2에 도시하는 스위치 회로(10)는 배선(14-1) 내지 배선(14-n)으로 나타내는 복수의 배선(14)과, 배선(15)과, 배선(17)과, 배선(18)을 가진다. 또한 도 2에 도시하는 스위치 회로(10)는 회로(20-1) 내지 회로(20-n)로 도시하는 복수의 회로(20)를 가진다. 각 회로(20)는 스위치(11)로서의 기능을 가지는 트랜지스터(11t)와, 스위치(12)로서의 기능을 가지는 트랜지스터(12t)와, 스위치(13)로서의 기능을 가지는 트랜지스터(13t)와, 용량 소자(16)를 적어도 가진다.

구체적으로, 회로(20-i)에 있어서, 트랜지스터(11t)는 그 게이트가 배선(17)에 전기적으로 접속되어 있다. 또, 트랜지스터(11t)의 소스 및 드레인은 한쪽이 배선(14-i)에 전기적으로 접속되고, 다른 한쪽이 트랜지스터(12t)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(12t)의 소스 및 드레인은 한쪽이 배선(14-i)에 전기적으로 접속되고, 다른 한쪽이 트랜지스터(13t)의 소스 및 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(13t)의 소스 및 드레인의 다른 한쪽은 배선(15)에 전기적으로 접속되어 있다. 트랜지스터(13t)의 게이트는 배선(18)에 전기적으로 접속되어 있다.

또한, 트랜지스터의 소스란 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 혹은 상기 반도체막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체막의 일부인 드레인 영역, 혹은 상기 반도체막에 전기적으로 접속된 드레인 전극을 의미한다. 또, 게이트는 게이트 전극을 의미한다.

트랜지스터가 가지는 소스와 드레인은 트랜지스터의 채널형 및 각 단자에게 부여되는 전위의 고저에 따라 그 호칭이 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 부여되는 단자가 소스라고 불리고, 높은 전위가 부여되는 단자가 드레인이라고 불린다. 또, p채널형 트랜지스터에서는, 낮은 전위가 부여되는 단자가 드레인이라고 불리고, 높은 전위가 부여되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 바뀐다.

회로(20)는 필요에 따라서, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등 그 외의 회로 소자를 더 가지고 있어도 좋다.

또한 도 2에 도시하는 스위치 회로(10)는 배선(15)에 소정의 전위가 부여된 배선(19)과의 전기적인 접속을 제어하는 스위치(22)가 형성되어 있는 경우를 예시하고 있다. 도 2에서는 스위치(22)로서 하나의 트랜지스터가 이용되어 있는 경우를 예시하고 있다. 스위치(22)는 신호 INIT에 따라 도통 상태 또는 비도통 상태의 선택(스위칭)이 행해진다. 구체적으로, 스위치(22)가 도통 상태일 때, 배선(19)의 전위가 배선(15)에 부여되고, 스위치(22)가 비도통 상태일 때, 배선(19)의 전위는 배선(15)에 부여되지 않는다.

스위치(22)를 도통 상태로 함으로써, 배선(15)의 전위가 소정의 높이가 되도록 초기화할 수 있다. 또한, 배선(15)이나 배선(14)의 전위는 PLD의 전원이 절단 된 후에, 부정 상태가 되기 쉽다. 또, PLD의 전원이 끊긴 후, 컨피겨레이션 메모리가 가지는 기억 소자의 구성에 의해서는, 컨피겨레이션 데이터가 소실되는 경우가 있다. 이 경우, PLD에 전원이 투입되면, 배선(15)과 복수의 배선(14)이 스위치 회로(10)를 통하여 도통 상태가 되고, 배선(15)과 복수의 배선(14)에서 전위가 다른 경우, 이들 배선에 대량의 전류가 흐르는 경우가 있다. 그러나, 상기한 바와 같이, 배선(15)의 전위를 초기화함으로써, 배선(15)과 복수의 배선(14) 사이에 대량으로 전류가 흐르는 것을 막을 수 있다. 그것에 의해 PLD의 파손이 일어나는 것을 막을 수 있다.

또, PLD에 전원이 투입된 직후는, PLE의 입력 단자가 하이레벨과 로우레벨 사이의 중간 전위가 되어 버리는 경우가 있다. 중간 전위가 PLE의 입력 단자에게 부여되면, PLE가 가지는 CMOS 회로에 있어서 관통 전류가 발생하기 쉽다. 그러나, 상기한 바와 같이, 배선(15)의 전위를 초기화할 수 있으므로, 전원이 투입된 직후에서 입력 단자가 중간 전위가 되는 것을 막을 수 있고, 따라서, 상기 관통 전류가 생기는 것을 막을 수 있다.

또, 배선(15)에 래치가 전기적으로 접속되어 있어도 좋다. 도 2에서는, 초기화를 행하기 위한 스위치(22)에 더하여, 래치(23)가 배선(15)에 전기적으로 접속되어 있는 경우를 예시한다. 래치(23)는 PLE의 입력 단자에 전기적으로 접속된 배선(15)의 전위를 하이레벨이나 로우레벨 중 어느 한쪽에 유지하는 기능을 가진다. 래치(23)를 배선(15)에 전기적으로 접속시키는 것에 의해, PLD에 전원이 투입된 후에, 배선(15)의 전위를 하이레벨이나 로우레벨의 어느 한쪽으로 유지할 수 있으므로, 중간의 전위가 배선(15)에 부여됨으로써, 배선(15)에 그 입력 단자가 접속된 PLE에 관통 전류가 생기는 것을 막을 수 있다.

다음으로, 도 1(B)에 도시한 스위치 회로(10)의 구체적인 구성의 일례에 대하여 설명한다. 도 3에 도시하는 스위치 회로(10)는 배선(14-1) 내지 배선(14-n)으로 나타내는 복수의 배선(14)과, 배선(15)과, 배선(17-1) 내지 배선(17-m)으로 나타내는 복수의 배선(17)과, 배선(18-1) 내지 배선(18-m)으로 나타내는 복수의 배선(18)을 가진다. 또한 도 3에 도시하는 스위치 회로(10)는 m×n개의 회로(20)를 가진다. 각 회로(20)는 스위치(11)로서의 기능을 가지는 트랜지스터(11t)와, 스위치(12)로서의 기능을 가지는 트랜지스터(12t)와, 스위치(13)로서의 기능을 가지는 트랜지스터(13t)와 용량 소자(16)를 적어도 가진다.

그리고, m×n개의 회로(20)는 배선(17-j) 및 배선(18-j)에 접속되어 있는 n개의 회로(20)로 구성되어 있는 세트(21)를 m개 가진다. 도 3에서는 m개의 세트(21)를 세트(21-1) 내지 세트(21-m)로서 도시한다.

구체적으로, 회로(20-ji)에 있어서, 트랜지스터(11t)는 그 게이트가 배선(17-j)에 전기적으로 접속되어 있다. 또, 트랜지스터(11t)의 소스 및 드레인은 한쪽이 배선(14-i)에 전기적으로 접속되고, 다른 한쪽이 트랜지스터(12t)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(12t)의 소스 및 드레인은 한쪽이 배선(14-i)에 전기적으로 접속되고, 다른 한쪽이 트랜지스터(13t)의 소스 및 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(13t)의 소스 및 드레인의 다른 한쪽은 배선(15)에 전기적으로 접속되어 있다. 트랜지스터(13t)의 게이트는 배선(18-j)에 전기적으로 접속되어 있다.

회로(20)는 필요에 따라서 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 그 외의 회로 소자를 더 가지고 있어도 좋다.

또한 도 3에 도시하는 스위치 회로(10)는 도 2에 도시하는 스위치 회로(10)와 마찬가지로, 배선(15)에 소정의 전위가 부여된 배선(19)과의 전기적인 접속을 제어하는 스위치(22)가 형성되어 있는 경우를 예시하고 있다. 또, 도 3에서는, 래치(23)가 배선(15)에 전기적으로 접속되어 있는 경우를 예시하고 있다. 래치(23)는 PLE의 입력 단자에 전기적으로 접속된 배선(15)의 전위를 하이레벨이나 로우레벨 중 어느 한쪽으로 유지하는 기능을 가진다.

또한, 도 2 및 도 3에 도시하는 스위치 회로(10)에 있어서, 트랜지스터(11t)는 노드 FD의 전위를 유지하는 기능을 가지고 있기 때문에, 오프 전류가 현저하게 작은 트랜지스터인 것이 바람직하다. 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체막에 채널 형성 영역이 형성되는 것을 특징으로 하는 트랜지스터는 오프 전류가 현저하게 작기 때문에, 트랜지스터(11t)로서 이용하는데 적합하다. 이러한 반도체로서는 예를 들면, 실리콘의 2배 이상의 큰 밴드 갭을 가지는 산화물 반도체, 질화 갈륨 등을 들 수 있다. 상기 반도체를 가지는 트랜지스터는 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비하여 오프 전류를 매우 작게 할 수 있다. 따라서, 상기 구성을 가지는 트랜지스터(11t)를 이용함으로써, 노드 FD에 유지되어 있는 전하가 리크하는 것을 막을 수 있다.

또, 도 2 및 도 3에 도시하는 스위치 회로(10)에 있어서, 회로(20)에서는 스위치(11)가 비도통 상태에 있을 때 노드 FD가 다른 전극이나 배선 사이에서의 절연성이 매우 높은 부유 상태가 되기 때문에, 이하에 서술하는 부스팅 효과를 기대할 수 있다. 즉, 회로(20)에서는 노드 FD가 부유 상태에 있으면, 배선(14)의 전위가 로우레벨에서 하이레벨로 변화함에 따라, 스위치(12)로서 기능하는 트랜지스터의 소스와 게이트 사이에 형성되는 용량 Cgs에 의해, 노드 FD의 전위가 상승한다. 그리고, 그 노드 FD의 전위의 상승폭은 상기 트랜지스터의 게이트에 입력된 컨피겨레이션 데이터의 논리 레벨에 따라서 다르다. 구체적으로, 회로(20)에 입력된 컨피겨레이션 데이터가 "0"인 경우, 상기 트랜지스터는 약반전 모드에 있기 때문에, 노드 FD의 전위의 상승에 기여하는 용량 Cgs에는, 게이트 전극의 전위, 즉 노드 FD의 전위에 의존하지 않는 용량 Cos가 포함된다. 구체적으로, 용량 Cos에는 게이트 전극과 소스 영역이 중첩하는 영역에 형성되는 오버랩 용량과, 게이트 전극과 소스 전극 사이에 형성되는 기생 용량 등이 포함된다. 한편, 회로(20)에 기입된 컨피겨레이션 데이터가 "1"인 경우, 상기 트랜지스터는 강반전 모드에 있기 때문에, 노드 FD의 전위의 상승에 기여하는 용량 Cgs에는, 상기한 용량 Cos에 더하여, 채널 형성 영역과 게이트 전극 사이에 형성되는 용량 Cox의 일부가 포함된다. 따라서, 컨피겨레이션 데이터가 "1"인 경우, 노드 FD의 전위의 상승에 기여하는 용량 Cgs가 컨피겨레이션 데이터가 "0"인 경우보다 커지게 된다. 따라서, 회로(20)에서는 컨피겨레이션 데이터가 "1"인 경우가, 컨피겨레이션 데이터가"0"인 경우보다, 배선(14)의 전위의 변화와 함께 노드 FD의 전위를 더 높게 상승시킨다는 부스팅 효과를 얻을 수 있다. 따라서, 컨피겨레이션 데이터가 "1"인 경우에, 배선(14)에 입력된 컨피겨레이션 데이터를 포함한 신호의 전위에 대하여, 스위치(11)가 가지는 트랜지스터의 문턱 전압분, 노드 FD의 전위가 강하하고 있었다고 해도, 부스팅 효과에 의해 노드 FD의 전위를 상승시킬 수 있으므로, 스위치(12)로서 기능하는 트랜지스터의 도통 상태를 확보할 수 있고, 회로(20)의 스위치 속도를 향상시킬 수 있다. 또, 컨피겨레이션 데이터가 "0"인 경우에는, 스위치(12)로서 기능하는 상기 트랜지스터의 비도통 상태를 확보할 수 있다.

〈구동 회로의 구성예〉

다음으로, 도 4에 배선(14)으로의 컨피겨레이션 데이터를 포함한 신호의 공급을 제어하는 구동 회로(30)의 구성을 일례로서 도시한다. 도 4에 도시하는 구동 회로(30)는 컨피겨레이션 데이터를 포함한 신호 Sig의 샘플링 타이밍을 제어하는 시프트 레지스터 등의 회로(31)와, 회로(31)에서 정해진 타이밍에 따라서, 상기 신호의 샘플링을 행하는 회로(32)와, 샘플링된 상기 신호의 배선(14-1) 내지 배선(14-n)으로의 공급을 각각 제어하는 복수의 스위치(33)를 가진다. 도 4에서는 스위치(33)로서 신호 WE에 따라 하이 임피던스가 되는 3상태 버퍼를 이용하는 경우를 예시한다.

구체적으로, 도 4에서는 신호 WE의 전위가 하이레벨일 때, 스위치(33)는 입력 단자에 입력된 신호와 같은 논리값을 가지는 신호를 배선(14-1) 내지 배선(14-n)에 부여한다. 또, 신호 WE의 전위가 로우레벨일 때, 스위치(33)는 하이 임피던스가 되고, 입력 단자에 입력된 신호는 배선(14-1) 내지 배선(14-n)에 부여되지 않는다.

〈PLE의 구성예 1〉

도 5에, PLE(40)의 일형태를 예시한다. 도 5에 도시하는 PLE(40)는 LUT(룩업테이블)(34)와, 플립 플롭(35)과, 컨피겨레이션 메모리(36)를 가진다. 컨피겨레이션 메모리(36)는 메모리 소자로부터 보내온 컨피겨레이션 데이터를 기억하는 기능을 가진다. LUT(34)는 컨피겨레이션 메모리(36)에서 기억되어 있는 컨피겨레이션 데이터에 의해, 정해지는 논리 연산이 다르다. 그리고, 컨피겨레이션 데이터에 의해 LUT(34)에 의해 행해지는 논리 연산이 확정되면, LUT(34)는 입력 단자(37)에 부여된 복수의 입력 신호에 대응하는 출력 신호를 출력한다. 플립 플롭(35)은 LUT(34)로부터 출력되는 신호를 유지하고, 클록 신호 CK에 동기하여 이 신호에 대응한 출력 신호를 출력한다.

스위치(38)는 플립 플롭(35)으로부터 출력된 신호의 배선(14)으로의 공급을 제어하는 기능을 가진다. 도 5에서는 스위치(38)로서 신호 EN에 따라 하이 임피던스가 되는 3상태 버퍼를 이용하는 경우를 예시한다.

구체적으로, 도 5에서는 신호 EN의 전위가 하이레벨일 때, 스위치(38)는 입력 단자에 입력된 신호와 같은 논리값을 가지는 신호를 배선(14)에 부여한다. 또, 신호 EN의 전위가 로우레벨일 때, 스위치(38)는 하이 임피던스가 되고, 입력 단자에 입력된 신호는 배선(14)에 부여되지 않는다.

또한, PLE(40)가 멀티플렉서 회로를 더 가지고, 이 멀티플렉서 회로에 의해, LUT(34)로부터의 출력 신호가 플립 플롭(35)을 경유하는지 여부를 선택할 수 있도록 해도 좋다.

또, 컨피겨레이션 데이터에 의해 플립 플롭(35)의 종류를 정의할 수 있는 구성으로 해도 좋다. 구체적으로는, 컨피겨레이션 데이터에 의해 플립 플롭(35)이 D형 플립 플롭, T형 플립 플롭, JK형 플립 플롭, 또는 RS형 플립 플롭 중 어느 것의 기능을 가지도록 해도 좋다.

〈스위치 회로의 동작예〉

그 다음으로, 도 3에 도시한 스위치 회로(10)의 동작의 일례에 대하여, 도 6에 도시하는 타이밍 차트를 이용하여 설명한다. 도 6에 도시하는 타이밍 차트에는, 도 4에 도시하는 구동 회로(30)에서 스위치(33)의 동작을 제어하는 신호 WE와, 도 5에 도시하는 PLE(40)에서 플립 플롭(35)의 출력 신호의 출력을 제어하는 클록 신호 CK와 스위치(38)의 동작을 제어하는 신호 EN의 타이밍 차트도 함께 도시한다. 또, 도 6에 도시하는 타이밍 차트에서는 트랜지스터(11t) 내지 트랜지스터(13t)가 n채널형인 경우를 예시하고 있다. 또, 배선(19)에는 로우레벨의 전위 VSS가 부여되어 있는 것으로 한다.

우선, PLD에 전원을 투입한 후, 시각 T1 내지 시각 T2에서 행해지는 배선(15)의 전위의 초기화에 대하여 설명한다.

시각 T1 내지 시각 T2에 있어서, 스위치(22)에 이용되고 있는 트랜지스터의 게이트에 하이레벨의 전위를 가지는 신호 INIT가 입력되고, 스위치(22)는 도통 상태가 된다. 따라서, 스위치(22)를 통하여, 배선(19)의 전위 VSS가 배선(15)에 부여된다.

배선(15)에 전위 VSS를 부여함으로써, PLD에 전원을 투입한 직후에 배선(15)의 전위가 부정 상태에 있었다고 해도, 배선(15)의 전위를 초기화할 수 있다. 따라서, 배선(15)에 전기적으로 접속된 PLE의 입력 단자의 전위가 부정 상태가 되지 않고, 이 PLE가 가지는 CMOS 회로에서 관통 전류가 발생하는 것을 막을 수 있다. 그것에 의해, PLD의 파손이 발생하는 것을 막을 수 있다. 또한, PLD에 전원을 투입함과 동시에, 신호 INIT의 전위를 하이레벨로 함으로써, 배선(15)의 전위가 부정 상태가 되는 기간을 짧게 할 수 있다.

또, 시각 T1 내지 시각 T2에서는, 배선(18-1) 내지 배선(18-m)에 로우레벨의 전위가 부여된다. 상기 구성에 의해, 배선(15)과 복수의 배선(14)을 전기적으로 분리시킬 수 있다. 또한 시각 T1 내지 시각 T2에서는 신호 EN의 전위가 로우레벨이 되고, 신호 WE의 전위가 하이레벨이 되고, 구동 회로(30)로부터 배선(14-1) 내지 배선(14-n)에 로우레벨의 전위, 구체적으로는 배선(19)과 같은 전위 VSS가 부여된다. 상기 구성에 의해, 배선(15)과 복수의 배선(14)을 대략 같은 높이의 전위로 할 수 있다. 따라서, PLD에 전원을 투입한 후에, 배선(15)과 복수의 배선(14)에 대량의 전류가 흐르는 것을 막을 수 있다. 그것에 의해, PLD의 파손이 발생하는 것을 막을 수 있다.

배선(15)의 전위의 초기화가 끝나면, 시각 T3 이후, 신호 INIT의 전위는 로우레벨을 유지하고, 스위치(22)는 비도통 상태가 된다.

다음으로, 시각 T3 내지 시각 T5에서 행해지는 컨피겨레이션 데이터의 기입에 대하여 설명한다. 상기 기간에서는 신호 EN의 전위가 로우레벨이 되기 때문에, PLE(40)로부터 배선(14)로의 신호의 공급은 정지된다. 또, 상기 기간에서는 신호 WE의 전위가 하이레벨이 되기 때문에, 구동 회로(30)로부터 배선(14)으로의 컨피겨레이션 데이터를 포함한 신호의 공급을 한다. 또, 모든 배선(18)에는 로우레벨의 전위가 부여된다.

우선, 시각 T3 내지 시각 T4에 있어서, 배선(17-1)에는 하이레벨의 전위가, 배선(17-m)을 포함한 배선(17-1) 이외의 모든 배선(17)에는 로우레벨의 전위가 부여된다. 또, 배선(14-1)에는 로우레벨의 전위가, 배선(14-n)에는 하이레벨의 전위가 부여된다. 상기 동작에 의해, 배선(17-1)과 배선(14-1) 또는 배선(14-n)에 접속된 회로(20-11) 및 회로(20-1n)로의 컨피겨레이션 데이터의 기입을 한다. 구체적으로, 회로(20-11)에서는 노드 FD에 로우레벨의 전위가 부여되는 것에 의해, "0"인 논리값에 대응한 컨피겨레이션 데이터가 저장된다. 또, 회로(20-1n)에서는 노드 FD에 하이레벨의 전위가 부여되는 것에 의해 "1"인 논리값에 대응한 컨피겨레이션 데이터가 저장된다.

다음으로, 시각 T4 내지 시각 T5에 있어서, 배선(17-1)을 포함한 배선(17-m) 이외의 모든 배선(17)에는 로우레벨의 전위가, 배선(17-m)에는 하이레벨의 전위가, 배선(14-1)에는 하이레벨의 전위가, 배선(14-n)에는 로우레벨의 전위가 부여된다. 상기 동작에 의해, 배선(17-m)과 배선(14-1) 또는 배선(14-n)에 접속된 회로(20-m1) 및 회로(20-mn)로의 컨피겨레이션 데이터의 기입이 행해진다. 구체적으로, 회로(20-m1)에서는 노드 FD에 하이레벨의 전위가 부여되는 것에 의해, "1"의 논리값에 대응한 컨피겨레이션 데이터가 저장된다. 또, 회로(20-mn)에서는 노드 FD에 로우레벨의 전위가 부여되는 것에 의해 "0"의 논리값에 대응한 컨피겨레이션 데이터가 저장된다.

또한, 도 6에 도시하는 타이밍 차트에서는, 회로(20-11), 회로(20-1n), 회로(20-m1), 회로(20-mn)로의 컨피겨레이션 데이터의 기입에 대해서만 도시하고 있지만, 상기 이외의 회로(20)로의 컨피겨레이션 데이터의 기입도 마찬가지로 행할 수 있다. 단, 복수의 세트(21) 중, 컨피겨레이션 데이터가 저장되는 세트(21)는 하나뿐이다.

그 다음으로, 시각 T6 내지 시각 T8에서 행해지는 회로 구성의 변경에 대하여 설명한다. 상기 기간에서는 신호 EN의 전위가 하이레벨이 되기 때문에, PLE(40)로부터 배선(14)으로의 신호의 공급이 행해진다. 또, 상기 기간에서는 신호 WE의 전위가 로우레벨이 되기 때문에, 구동 회로(30)로부터 배선(14)으로의 컨피겨레이션 데이터를 포함한 신호의 공급은 정지된다.

우선, 시각 T6 내지 시각 T7에 있어서, 모든 배선(17)에는 로우레벨의 전위가 부여된다. 그리고, 배선(18-1)에는 하이레벨의 전위가, 배선(18-m)을 포함한 배선(18-1) 이외의 모든 배선(18)에는 로우레벨의 전위가 부여된다. 상기 동작에 의해, 배선(18-1)에 접속된 회로(20-11) 내지 회로(20-1n)에 의해, 배선(14-1) 내지 배선(14-n)과 배선(15)의 접속 구조가 정해진다. 구체적으로는, 회로(20-11) 내지 회로(20-1n) 중, 회로(20-1n)에 "1"의 논리값에 대응한 컨피겨레이션 데이터가 저장되어 있기 때문에, 배선(14-n)과 배선(15)이 회로(20-1n)를 통하여 전기적으로 접속된다.

또, 시각 T7내지 시각 T8에 있어서, 모든 배선(17)에는 로우레벨의 전위가 부여된다. 그리고, 배선(18-1)을 포함한 배선(18-m) 이외의 모든 배선(18)에는 로우레벨의 전위가 배선(18-m)에는 하이레벨의 전위가 부여된다. 상기 동작에 의해, 배선(18-m)에 접속된 회로(20-m1) 내지 회로(20-mn)에 의해, 배선(14-1) 내지 배선(14-n)과, 배선(15)의 접속 구조가 정해진다. 구체적으로는, 회로(20-m1) 내지 회로(20-mn) 중, 회로(20-m1)에 "1"인 논리값에 대응한 컨피겨레이션 데이터가 저장되어 있기 때문에, 배선(14-1)과 배선(15)이 회로(20-m1)를 통하여 전기적으로 접속된다.

다음으로, 시각 T8 내지 시각 T9에 있어서 행해지는 컨피겨레이션 데이터의 다시 쓰기에 대하여 설명한다. 상기 기간에서는, 신호 EN의 전위가 로우레벨이 되기 때문에, PLE(40)로부터 배선(14)으로의 신호의 공급은 정지된다. 또, 상기 기간에서는 신호 WE의 전위가 하이레벨이 되기 때문에, 구동 회로(30)로부터 배선(14)으로의 컨피겨레이션 데이터를 포함한 신호의 공급이 행해진다. 또, 모든 배선(18)에는 로우레벨의 전위가 부여된다.

구체적으로, 시각 T8 내지 시각 T9에서는, 배선(17-1)에는 하이레벨의 전위가, 배선(17-m)을 포함한 배선(17-1) 이외의 모든 배선(17)에는 로우레벨의 전위가 부여된다. 또, 배선(14-1)에는 하이레벨의 전위가, 배선(14-n)에는 로우레벨의 전위가 부여된다. 상기 동작에 의해, 배선(17-1)과 배선(14-1) 또는 배선(14-n)에 접속된 회로(20-11) 및 회로(20-1n)로의 컨피겨레이션 데이터의 기입이 행해진다. 구체적으로, 회로(20-11)에서는 노드 FD에 하이레벨의 전위가 부여되는 것에 의해, "1"의 논리값에 대응한 컨피겨레이션 데이터가 저장된다. 또, 회로(20-1n)에서는 노드 FD에 로우레벨의 전위가 부여되는 것에 의해, "0"인 논리값에 대응한 컨피겨레이션 데이터가 저장된다.

또한, 시각 T8 내지 시각 T9에서는, 모든 배선(18)에 로우레벨의 전위를 부여하고 있기 때문에, 래치(23)에 의해 시각 T8의 직전에 배선(15)에 부여된 신호의 논리값이 유지된다. 구체적으로는, 도 5에 나타내는 PLE(40)에 있어서 시각 T8의 직전에 클록 신호 CK의 상승 엣지가 출현하는 시각 A에 동기하여 플립 플롭(35)으로부터 출력되고, 또한, 배선(14-1) 및 회로(20-m1)를 통하여 배선(15)에 부여된 신호가 래치(23)에 의해 유지된다. 또한, 클록 신호 CK의 상기 상승 엣지가 출현한 후, PLE(40)의 출력 신호가 확정되고, 상기 출력 신호의 논리값을 래치(23)에 저장할 수 있을 정도로 충분한 시간을 확보할 수 있도록, 시각 T8를 설정하는 것이 바람직하다.

따라서, 배선(15)에 부여된 신호의 논리값은 래치(23)에 의해 유지되기 때문에 회로(20-11) 및 회로(20-1n)에서의 컨피겨레이션 데이터의 다시 쓰기에 의해, PLD의 동작이 방해되는 경우는 없다.

또한, 시각 A로부터 클록 신호 CK의 2주기 후에 상승 엣지가 출현하는 시각 B보다 앞에 시각 T9를 설정함으로써, PLD의 동작을 멈추지 않고 컨피겨레이션 데이터의 다시 쓰기를 행할 수 있다. 구체적으로는, 시각 T9의 후, PLE(40)의 출력 신호(시각 T8의 직후의 클록 신호 CK의 상승 엣지에 동기하여 PLE(40)의 플립 플롭(35)으로부터 출력된 신호)가 배선(14-1) 내지 배선(14-n)과, 회로(20-11) 내지 회로(20-mn)를 통하여 배선(15)에 부여되고, 배선(15)으로부터 PLE에 입력된 상기 신호가 시각 B에 동기하여 플립 플롭(35)에 저장되는데 충분한 셋업 시간을 확보할 수 있도록, 시각 T9를 설정하는 것이 바람직하다.

또한, 스위치 회로(10)로의 컨피겨레이션 데이터의 기입의 속도가 충분히 높지 않을 때는, 시각 T8 내지 시각 T9에서의 클록 신호 CK의 주기를 시각 T8 내지 시각 T9 이외의 기간에서의 클록 신호 CK의 주기보다 길게 설정하면 좋다. 상기 구성에 의해, 기입 시간을 길게 확보할 수 있고, 시각 T8 내지 시각 T9에 있어서, 컨피겨레이션 데이터의 기입을 완료시킬 수 있다. 또, PLD의 크리티컬 패스에 포함되는 스위치 회로에서는 요구되는 기입 시간이 다른 스위치 회로와 다르다. 이러한 경우, 클록 신호 CK의 주기를 요구되는 기입 시간에 맞추어 다르게 해도 좋다.

또한, 도 6에서는 전원의 투입 후에 배선(15)의 전위를 초기화하는 구성에 대하여 도시하고 있지만, 배선(15)의 전위를 초기화하는 구성에 더하여, 회로(20) 내의 노드 FD의 전위의 초기화를 행하도록 해도 좋다. 노드 FD의 전위의 초기화는 회로(20)마다 순서대로 행해도 좋고, 모든 회로(20)에서 노드 FD의 전위를 일제히 초기화해도 좋다.

〈래치의 구성예〉

그 다음으로, 도 7에 래치(23)의 구성을 일례로서 도시한다. 도 7에 도시하는 래치(23)는 인버터(24)와, p채널형의 트랜지스터(25)를 가진다. 인버터(24)의 입력 단자는 배선(15)에 전기적으로 접속되고, 인버터(24)의 출력 단자는 트랜지스터(25)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(25)의 소스 및 드레인은 한쪽이 배선(19)보다 높은 전위가 부여되어 있는 배선(26)에 전기적으로 접속되고, 다른 한쪽이 배선(15)에 전기적으로 접속되어 있다.

본 발명의 일 양태에서는, 상기 구성을 가지는 래치(23)를 배선(15)에 전기적으로 접속시키는 것에 의해, PLD에 전원이 투입된 후에, 배선(15)의 전위를 하이레벨이나 로우레벨 중 어느 한쪽에 유지할 수 있으므로, 중간의 전위가 배선(15)에 부여됨으로써, 배선(15)에 그 입력 단자가 접속된 PLE에 관통 전류가 생기는 것을 막을 수 있다.

〈PLE의 구성예 2〉

다음으로, 도 8(A)에 PLE(40)의 다른 일형태를 예시한다. 도 8(A)에 도시하는 PLE(40)는 도 5에 도시한 PLE(40)에, AND 회로(41)가 추가된 구성을 가지고 있다. AND 회로(41)에는 플립 플롭(35)으로부터의 신호가, 정논리(正論理)의 입력으로서 부여되고, 배선(15)의 전위를 초기화하기 위한 신호 INIT가 부논리(負論理)의 입력으로서 부여되어 있다. 상기 구성에 의해, 신호 INIT에 따라 도 7에 도시한 배선(15)의 전위가 초기화될 때에, PLE(40)로부터의 출력 신호를 도 7에 도시한 배선(19)과 같은 전위로 할 수 있다. 따라서, PLE(40)로부터의 출력 신호가 부여되는 복수의 배선(14)과, 배선(15)에 대량의 전류가 흐르는 것을 미리 막을 수 있다. 그것에 의해, PLD의 파손이 발생하는 것을 막을 수 있다.

또, 도 8(B)에 PLE(40)의 다른 한 형태를 예시한다. 도 8(B)에 도시하는 PLE(40)는 도 5에 도시한 PLE(40)에 멀티플렉서(42)와 컨피겨레이션 메모리(43)가 추가된 구성을 가지고 있다. 도 8(B)에 있어서, 멀티플렉서(42)는 LUT(34)로부터의 출력 신호와 플립 플롭(35)으로부터의 출력 신호가 입력되어 있다. 그리고 멀티플렉서(42)는 컨피겨레이션 메모리(43)에 저장되어 있는 컨피겨레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 한쪽을 선택하고, 출력하는 기능을 가진다. 멀티플렉서(42)로부터의 출력 신호는 스위치(38)를 통하여 배선(14)에 부여된다.

〈반도체막에 대하여〉

또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감되는 것에 의해 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 i형(진성 반도체) 또는 i형에 한없이 가깝다. 그 때문에, 고순도화된 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터는 오프 전류가 현저하게 작고, 신뢰성이 높다.

구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터의 오프 전류가 작은 것은 여러가지 실험에 의해 증명할 수 있다. 예를 들면, 채널폭이 1×10 ⁶ μm으로 채널 길이가 10μm의 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서 10V의 범위에 있어서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10 ^-13 A 이하라는 특성을 얻을 수 있다. 이 경우, 채널폭으로 규격화한 트랜지스터의 오프 전류는 100zA/m 이하인 것을 알 수 있다. 또, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 이 트랜지스터로 제어하는 회로를 이용하여, 오프 전류의 측정을 실시했다. 이 측정에서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 이용하고, 용량 소자의 단위시간 당 전하량의 추이로부터 이 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에 수십 yA/m라는, 더 작은 오프 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 이용한 트랜지스터는 오프 전류가 결정성을 가지는 실리콘을 이용한 트랜지스터에 비하여 현저하게 작다.

또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란, n채널형 트랜지스터에 있어서는 드레인을 소스와 게이트보다 높은 전위로 한 상태에서 소스의 전위를 기준으로 했을 때의 게이트의 전위가 0 이하일 때, 소스와 드레인 사이에 흐르는 전류를 의미한다. 혹은, 본 명세서에서 오프 전류란, p채널형 트랜지스터에 있어서는 드레인을 소스와 게이트보다 낮은 전위로 한 상태에서, 소스의 전위를 기준으로 했을 때의 게이트의 전위가 0 이상일 때, 소스와 드레인 사이에 흐르는 전류를 의미한다.

또한, 반도체막으로서 산화물 반도체막을 이용하는 경우, 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기적 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서, 그들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.

산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은 탄화 실리콘, 질화 갈륨, 또는 산화 갈륨과는 달리, 스퍼터링법이나 습식법에 의해 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하고, 양산성이 뛰어나다는 이점이 있다. 또, 탄화 실리콘, 질화 갈륨, 또는 산화 갈륨과는 달리, 상기 In-Ga-Zn계 산화물은 유리 기판 위에 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하다. 또, 기판의 대형화에도 대응이 가능하다.

또, 다른 스태빌라이저로서 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 포함하고 있어도 좋다.

예를 들면, 산화물 반도체로서 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.

또한, 예를 들면, In-Ga-Zn계 산화물이란, In와 Ga와 Zn을 포함한 산화물이라고 하는 의미이며, In와 Ga와 Zn의 비율은 묻지 않는다. 또, In와 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In-Ga-Zn계 산화물은 무전계(無電界)일 때의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하며, 또, 이동도도 높다.

예를 들면, In：Ga：Zn=1：1：1(=1/3：1/3：1/3) 혹은 In：Ga：Zn=2：2：1(=2/5：2/5：1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In：Sn：Zn=1：1：1(=1/3：1/3：1/3), In：Sn：Zn=2：1：3(=1/3：1/6：1/2) 혹은 In：Sn：Zn=2：1：5(=1/4：1/8：5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.

예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감하는 것에 의해 이동도를 높일 수 있다.

이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.

산화물 반도체막은, 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 나뉜다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline- Oxide Semiconductor)막 등을 말한다.

비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에 있어서도 결정부를 가지지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형적이다.

미결정 산화물 반도체막은 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.

CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막 중 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.

CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면 결정부들의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수가 없다. 그 때문에 CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 말할 수 있다.

CAAC-OS막을 시료면과 대략 평행한 방향에서 TEM으로 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.

본 명세서에 있어서 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또, 「수직」이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.

한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열하고 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서 금속 원자의 배열에 규칙성은 볼 수 없다.

단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.

CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들어 InGaZnO ₄ 의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO ₄ 의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.

한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석으로는, 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO ₄ 의 결정의 (110)면에 귀속된다. InGaZnO ₄ 의 단결정 산화물 반도체막이면, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우는, 2θ를 56°근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.

이상으로부터, CAAC-OS막에서는, 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술의 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각층은 결정의 ab면에 평행한 면이다.

또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상기한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시켰을 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.

또, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.

또한, InGaZnO ₄ 의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 2θ가 31°근방의 피크 외에 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS막중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.

CAAC-OS막을 이용한 트랜지스터는, 가시광선이나 자외광의 조사에 의한 전기적 특성의 변동이 작다. 따라서, 이 트랜지스터는 신뢰성이 높다.

또한, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.

CAAC-OS막은 예를 들면, 다결정인 금속 산화물 타겟을 이용하고, 스퍼터링법으로 성막한다. 이 타겟에 이온이 충돌하면 타겟에 포함되는 결정 영역이 ab면으로부터 벽개하고, ab면에 평행한 면을 가지는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 이 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채로 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.

또, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.

성막시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감하면 좋다. 또, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.

또, 성막시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로서 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달했을 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.

또, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30 체적% 이상, 바람직하게는 100 체적%로 한다.

타겟의 일례로서, In-Ga-Zn계 산화물 타겟에 대하여 이하에 나타낸다.

InO _X 분말, GaO _Y 분말 및 ZnO _Z 분말을 소정의 mol수비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn계 산화물 타겟으로 한다. 또한, X, Y 및 Z는 임의의 정수이다. 여기에서, 소정의 mol수비는 예를 들면, InO _X 분말, GaO _Y 분말 및 ZnO _Z 분말이, 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3 또는 3：1：2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 타겟에 따라 적절히 변경하면 좋다.

또한, 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니기 때문에, 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에서 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체막에 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산하여 Na ^＋ 가 된다. 또, Na는 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 개입한다. 그 결과, 예를 들면, 문턱 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리-온화, 이동도의 저하 등의 트랜지스터의 전기적 특성의 열화가 일어나고, 또한, 특성의 편차도 발생한다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×10 ¹⁶ /cm ³ 이하, 바람직하게는 1×10 ¹⁶ /cm ³ 이하, 더 바람직하게는 1×10 ¹⁵ /cm ³ 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×10 ¹⁵ /cm ³ 이하, 바람직하게는 1×10 ¹⁵ /cm ³ 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×10 ¹⁵ /cm ³ 이하, 바람직하게는 1×10 ¹⁵ /cm ³ 이하로 하면 좋다.

또, 인듐을 포함한 금속 산화물이 이용되고 있는 경우에, 산소와의 결합 에너지가 인듐보다 큰 실리콘이나 탄소가 인듐과 산소의 결합을 절단하고, 산소 결손을 형성하는 경우가 있다. 그 때문에, 실리콘이나 탄소가 산화물 반도체막에 혼입하고 있으면, 알칼리 금속이나 알칼리 토류 금속의 경우와 마찬가지로, 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 따라서, 산화물 반도체막 중에서의 실리콘이나 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 C 농도의 측정값, 또는 Si 농도의 측정값은 1×10 ¹⁸ /cm ³ 이하로 하면 좋다. 상기 구성에 의해, 트랜지스터의 전기적 특성의 열화를 막을 수 있고, PLD 또는 반도체 장치의 신뢰성을 높일 수 있다.

또, 소스 전극 및 드레인 전극에 이용되는 도전성 재료에 따라서는, 소스 전극 및 드레인 전극 중의 금속이 산화물 반도체막으로부터 산소를 추출하는 경우가 있다. 이 경우, 산화물 반도체막 중, 소스 전극 및 드레인 전극에 접하는 영역이 산소 결손의 형성에 의해 n형화된다.

n형화된 영역은 소스 영역 또는 드레인 영역으로서 기능하기 때문에, 산화물 반도체막과 소스 전극 및 드레인 전극 사이에서의 컨택트 저항을 낮출 수 있다. 따라서, n형화된 영역이 형성됨으로써, 트랜지스터의 이동도 및 온 전류를 높일 수 있고, 그에 따라, 트랜지스터를 이용한 스위치 회로의 고속 동작을 실현할 수 있다.

또한, 소스 전극 및 드레인 전극 중의 금속에 의한 산소의 추출은 소스 전극 및 드레인 전극을 스퍼터링법 등에 의해 형성할 때에 일어날 수 있고, 소스 전극 및 드레인 전극을 형성한 후에 행해지는 가열 처리에 의해도 일어날 수 있다.

또, n형화 되는 영역은 산소와 결합하기 쉬운 도전성 재료를 소스 전극 및 드레인 전극에 이용함으로써, 더 형성되기 쉬워진다. 상기 도전성 재료로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W 등을 들 수 있다.

또, 산화물 반도체막은 단수의 금속 산화물막으로 구성되어 있는 것뿐만 아니라, 적층된 복수의 금속 산화물막으로 구성되어 있어도 좋다. 예를 들면, 제 1 내지 제 3 금속 산화물막이 순서대로 적층되어 있는 반도체막의 경우, 제 1 금속 산화물막 및 제 3 금속 산화물막은 제 2 금속 산화물막을 구성하는 금속 원소 중 적어도 1개를 그 구성 요소에 포함하고, 전도대 하단의 에너지가 제 2 금속 산화물막보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하, 진공 준위에 가까운 산화물막이다. 또한 제 2 금속 산화물막은 적어도 인듐을 포함하면, 캐리어 이동도가 높아지기 때문에 바람직하다.

상기 구성의 반도체막을 트랜지스터가 가지는 경우, 게이트 전극에 전압을 인가함으로써, 반도체막에 전계가 더해지면 반도체막 중 전도대 하단의 에너지가 작은 제 2 금속 산화물막에 채널 영역이 형성된다. 즉, 제 2 금속 산화물막과 게이트 절연막 사이에 제 3 금속 산화물막이 형성되어 있는 것에 의해, 게이트 절연막과 격리하고 있는 제 2 금속 산화물막에 채널 영역을 형성할 수 있다.

또, 제 3 금속 산화물막은 제 2 금속 산화물막을 구성하는 금속 원소 중 적어도 1개를 그 구성 요소에 포함하기 때문에, 제 2 금속 산화물막과 제 3 금속 산화물막의 계면에서는 계면 산란이 일어나기 어렵다. 따라서, 이 계면에 있어서 캐리어의 움직임이 저해되기 어렵기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.

또, 제 2 금속 산화물막과 제 1 금속 산화물막의 계면에 계면 준위가 형성되면, 계면 근방의 영역에도 채널 영역이 형성되기 때문에, 트랜지스터의 문턱 전압이 변동해 버린다. 그러나, 제 1 금속 산화물막은 제 2 금속 산화물막을 구성하는 금속 원소 중 적어도 1개를 그 구성 요소에 포함하기 때문에, 제 2 금속 산화물막과 제 1 금속 산화물막의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상기 구성에 의해, 트랜지스터의 문턱 전압 등의 전기적 특성의 편차를 저감할 수 있다.

또, 금속 산화물막 사이에 불순물이 존재하는 것에 의해, 각 막의 계면에 캐리어의 흐름을 저해하는 계면 준위가 형성되는 것이 없도록 복수의 산화물 반도체막을 적층시키는 것이 바람직하다. 적층된 금속 산화물막의 막 사이에 불순물이 존재하고 있으면 금속 산화물막 사이에서의 전도대 하단의 에너지의 연속성을 잃고, 계면 근방에 있어서, 캐리어가 트랩 되거나, 혹은 재결합에 의해 소멸하게 되기 때문이다. 막 사이에서의 불순물을 저감시킴으로써, 주성분인 하나의 금속을 적어도 모두 가지는 복수의 금속 산화물막을 단지 적층시키는 것보다 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 막 사이에서 연속적으로 변화하는 U자형의 우물 구조를 가지고 있는 상태)이 형성되기 쉬워진다.

연속 접합을 형성하기 위해서는, 로드 락실을 구비한 멀티 채임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에 있어서의 각 채임버는 산화물 반도체에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(5×10 ^-7 Pa~1×10 ^-4 Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 채임버 내에 기체가 역류하지 않도록 해 두는 것이 바람직하다.

고순도의 진성인 산화물 반도체를 얻기 위해서는, 각 채임버 내를 고진공 배기할 뿐만 아니라, 스퍼터링에 이용하는 가스의 고순도화도 중요하다. 상기 가스로서 이용하는 산소 가스나 아르곤 가스의 노점을, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하로 하고, 사용하는 가스의 고순도화를 도모함으로써, 산화물 반도체막에 수분 등이 들어오는 것을 가능한 한 막을 수 있다.

예를 들면, 제 1 금속 산화물막 또는 제 3 금속 산화물막은 알루미늄, 실리콘, 티탄, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란탄, 세륨 또는 하프늄을 제 2 금속 산화물막보다 높은 원자수비로 포함한 산화물막이면 좋다. 구체적으로, 제 1 금속 산화물막 또는 제 3 금속 산화물막으로서, 제 2 금속 산화물막보다 상기한 원소를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 포함한 산화물막을 이용하면 좋다. 상기한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물막에 생기는 것을 억제하는 기능을 가진다. 따라서, 상기 구성에 의해, 제 1 금속 산화물막 또는 제 3 금속 산화물막을 제 2 금속 산화물막보다 산소 결손이 생기기 어려운 산화물막으로 할 수 있다.

구체적으로, 제 2 금속 산화물막과, 제 1 금속 산화물막 또는 제 3 금속 산화물막이 모두 In-M-Zn계 산화물인 경우, 제 1 금속 산화물막 또는 제 3 금속 산화물막의 원자수비를 In：M：Zn=x ₁ ：y ₁ ：z ₁ , 제 2 금속 산화물막의 원자수비를 In：M：Zn=x ₂ ：y ₂ ：z ₂ 로 하면 y ₁ /x ₁ 가 y ₂ /x ₂ 보다 커지도록, 그 원자수비를 설정하면 좋다. 또한, 원소 M은 In보다 산소와의 결합력이 강한 금속 원소이며, 예를 들면 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf 등을 들 수 있다. 바람직하게는, y ₁ /x ₁ 가 y ₂ /x ₂ 보다 1.5배 이상 커지도록, 그 원자수비를 설정하면 좋다. 더 바람직하게는, y ₁ /x ₁ 가 y ₂ /x ₂ 보다 2배 이상 커지도록, 그 원자수비를 설정하면 좋다. 더 바람직하게는, y ₁ /x ₁ 가 y ₂ /x ₂ 보다 3배 이상 커지도록, 그 원자수비를 설정하면 좋다. 또한 제 2 금속 산화물막에 있어서 y ₂ 가 x ₂ 이상이면, 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에 바람직하다. 단, y ₂ 가 x ₂ 의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하하기 때문에, y ₂ 는, x ₂ 의 3배 미만이면 바람직하다.

또한, 제 1 금속 산화물막 및 제 3 금속 산화물막의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또, 제 2 금속 산화물막의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하이며, 더 바람직하게는 3nm 이상 50nm 이하이다.

3층 구조의 반도체막에 있어서, 제 1 금속 산화물막 내지 제 3 금속 산화물막은 비정질 또는 결정질의 양쪽 모든 형태를 취할 수 있다. 단, 채널 영역이 형성되는 제 2 금속 산화물막이 결정질인 것에 의해, 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에, 제 2 금속 산화물막은 결정질인 것이 바람직하다.

또한, 채널 형성 영역이란, 트랜지스터의 반도체막 중, 게이트 전극과 중첩되고, 또 소스 전극과 드레인 전극에 끼워지는 영역을 의미한다. 또, 채널 영역이란, 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.

예를 들면, 제 1 금속 산화물막 및 제 3 금속 산화물막으로서 스퍼터링법에 의해 형성한 In-Ga-Zn계 산화물막을 이용하는 경우, 제 1 금속 산화물막 및 제 3 금속 산화물막의 성막에는, In-Ga-Zn계 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용할 수 있다. 성막 조건은 예를 들면, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하고, 압력 0.4Pa로 하고, 기판 온도를 200℃으로 하고, DC 전력 0.5kW로 하면 좋다.

또, 제 2 금속 산화물막을 CAAC-OS막으로 하는 경우, 제 2 금속 산화물막의 성막에는, In-Ga-Zn계 산화물(In：Ga：Zn=1：1：1[원자수비])이고, 다결정의 In-Ga-Zn계 산화물을 포함한 타겟을 이용하는 것이 바람직하다. 성막 조건은 예를 들면, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하고, 압력을 0.4Pa로 하고, 기판의 온도 300℃으로 하고, DC 전력 0.5kW로 할 수 있다.

또한, 트랜지스터는 반도체막의 단부가 경사된 구조를 가지고 있어도 좋고, 반도체막의 단부가 둥그스름한 구조를 가지고 있어도 좋다.

또, 복수의 적층된 금속 산화물막을 가지는 반도체막을 트랜지스터에 이용하는 경우에도, 소스 전극 및 드레인 전극에 접하는 영역이 n형화되어 있어도 좋다. 상기 구성에 의해 트랜지스터의 이동도 및 온 전류를 높이고, 트랜지스터를 이용한 PLD 또는 반도체 장치의 고속 동작을 실현할 수 있다. 또한 복수의 적층된 금속 산화물막을 가지는 반도체막을 트랜지스터에 이용하는 경우, n형화되는 영역은 채널 영역이 되는 제 2 금속 산화물막까지 달하고 있는 것이 트랜지스터의 이동도 및 온 전류를 높이고, PLD 또는 반도체 장치의 새로운 고속 동작을 실현하는데 있어서 더 바람직하다.

〈PLD의 구성예〉

다음으로, 상기한 스위치 회로(10)를 가지는 본 발명의 일 양태에 관한 PLD의 구성의 일례에 대하여 설명한다. 도 9(A)에 본 발명의 일 양태에 관한 PLD(50)의 구성의 일부를 예시한다.

도 9(A)에서는 복수의 PLE(40)를 가지는 제 1 열(51-1)과, 복수의 PLE(40)를 가지는 제 2 열(51-2)과, 복수의 PLE(40)를 가지는 제 3 열(51-3)이 PLD(50)에 형성되어 있다. 도 9(A)에서는 도면의 좌측부터 순서대로, 제 1 열(51-1), 제 2 열(51-2), 및 제 3 열(51-3)이 병렬로 배치되어 있는 경우를 예시하고 있다.

또, 도 9(A)에서는 복수의 배선(52)과, 복수의 배선(53)과, 복수의 배선(54)과, 복수의 배선(55)과, 복수의 배선(56)과, 복수의 배선(57)과, 복수의 배선(58)이 PLD(50)에 형성되어 있다.

그리고, 제 1 열(51-1)이 가지는 각 PLE(40)의 제 1 출력 단자는 복수의 배선(52) 중 어느 하나에 각각 전기적으로 접속되어 있다. 제 1 열(51-1)이 가지는 각 PLE(40)의 제 2 출력 단자는 복수의 배선(53) 중 어느 하나에 각각 전기적으로 접속되어 있다.

또, 제 2 열(51-2)이 가지는 각 PLE(40)의 제 1 출력 단자는 복수의 배선(55) 중 어느 하나에 각각 전기적으로 접속되어 있다. 제 2 열(51-2)이 가지는 각 PLE(40)의 제 2 출력 단자는 복수의 배선(56) 중 어느 하나에 각각 전기적으로 접속되어 있다.

또, 제 3 열(51-3)이 가지는 각 PLE(40)의 제 1 출력 단자는 복수의 배선(54) 중 어느 하나에 각각 전기적으로 접속되어 있다. 제 3 열(51-3)이 가지는 각 PLE(40)의 제 2 출력 단자는 복수의 배선(58) 중 어느 하나에 각각 전기적으로 접속되어 있다.

또한, 각 PLE(40)가 가지는 제 1 출력 단자의 수와 제 2 출력 단자의 수는 반드시 하나라고는 할 수 없으며, 어느 한쪽이 복수여도 좋고, 양쪽 모두 복수여도 좋다. 단, 제 1 출력 단자가 복수여도, 제 2 출력 단자가 복수여도, 하나의 배선에는 반드시 하나의 출력 단자가 접속되는 것으로 한다. 따라서, 하나의 열이 가지는 PLE(40)의 수가 Y(Y는 자연수)라면, PLD(50)는 제 1 출력 단자에 접속되는 Y개의 배선과, 제 2 출력 단자에 접속되는 Y개의 배선을 적어도 가진다.

그리고, 제 1 열(51-1)은 복수의 배선(52)과 복수의 배선(53) 사이에 배치되어 있다. 제 2 열(51-2)은 복수의 배선(55)과 복수의 배선(56) 사이에 배치되어 있다. 제 3 열(51-3)은 복수의 배선(54)과 복수의 배선(58) 사이에 배치되어 있다.

또한 제 2 열(51-2)이 가지는 각 PLE(40)의 제 1 출력 단자에 접속된 복수의 배선(55)은 제 1 열(51-1)과 제 2 열(51-2) 사이와, 제 1 열(51-1)과 도 9(A)의 도면에서 제 1 열(51-1)의 좌측에 배치되는 PLE(40)의 열(도시하지 않음) 사이에 걸치도록 배치되어 있다. 제 3 열(51-3)이 가지는 각 PLE(40)의 제 1 출력 단자에 접속된 복수의 배선(54)은 제 1 열(51-1)과 제 2 열(51-2) 사이와, 제 2 열(51-2)과 제 3 열(51-3) 사이에 걸치도록 배치되어 있다. 또, 도 9(A)의 도면에서 제 3 열(51-3)의 우측에 배치되는 각 PLE(40)(도시하지 않음)의 제 1 출력 단자에 접속된 복수의 배선(57)은 제 2 열(51-2)과 제 3 열(51-3) 사이와, 제 3 열(51-3)과 제 3 열(51-3)의 우측에 배치되는 PLE(40)의 열(도시하지 않음) 사이에 걸치도록 배치되어 있다.

즉, 제 N 열(N는 3이상의 자연수)에 주목하면 상기 열이 가지는 각 PLE(40)의 제 1 출력 단자에 접속된 복수의 배선은 제 N 열과 제 (N-1) 열 사이와, 제 (N-1) 열과 제 (N-2) 열 사이에, 걸치도록 배치되어 있다. 또한, N이 2인 경우, 제 2 열이 가지는 각 PLE(40)의 제 1 출력 단자에 전기적으로 접속된 복수의 배선은 제 2 열과 제 1 열 사이와, 제 1 열과 IO 사이에 걸치도록 배치된다. 상기 IO는 PLD 외부로부터 PLE(40)로의 신호의 입력, 또는 PLE(40)로부터 PLD 외부로의 신호의 출력을 제어하는 인터페이스로서의 기능을 가진다.

또, 본 발명의 일 양태에서는, 제 (N-1) 열(N은 3 이상의 자연수)에 주목하면 상기 열이 가지는 각 PLE(40)의 제 1 출력 단자에 전기적으로 접속된 복수의 배선과, 제 N 열이 가지는 각 PLE(40)의 제 1 출력 단자에 전기적으로 접속된 복수의 배선과, 제 (N-2) 열이 가지는 각 PLE(40)의 제 2 출력 단자에 전기적으로 접속된 복수의 배선이 복수의 스위치 회로(10)를 포함한 스위치 회로(60)를 통하여, 제 (N-1) 열이 가지는 각 PLE(40)의 복수의 입력 단자에 전기적으로 접속되어 있다.

구체적으로, 도 9(A)의 경우, 예를 들면, 제 2 열(51-2)이 가지는 각 PLE(40)의 제 1 출력 단자에 전기적으로 접속된 복수의 배선(55)과, 제 3 열(51-3)이 가지는 각 PLE(40)의 제 1 출력 단자에 전기적으로 접속된 복수의 배선(54)과, 제 1 열(51-1)이 가지는 각 PLE(40)의 제 2 출력 단자에 전기적으로 접속된 복수의 배선(53)이, 스위치 회로(60)를 통하여 제 2 열(51-2)이 가지는 각 PLE(40)의 복수의 입력 단자에 전기적으로 접속되어 있다.

도 9(B)에, 도 9(A)에 도시한 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)과, 제 2 열(51-2)이 가지는 각 PLE(40)의 복수의 입력 단자와의 전기적인 접속을 제어하는 스위치 회로(60)의 회로도를 뽑아내 도시한다. 도 9(B)에서 복수의 배선(59)은 제 2 열(51-2)이 가지는 하나의 PLE(40)의 복수의 입력 단자에, 각각 전기적으로 접속되어 있다.

그리고, 스위치 회로(60)는 도 1에서 예시한 스위치 회로(10)를 복수 가진다. 도 9(C)에, 도 9(B)에 도시한 스위치 회로(60)보다 구체적인 구성예를 도시한다. 도 9(B)에 도시한 스위치 회로(60)는 도 9(C)에 도시하는 바와 같이, 스위치 회로(10-1), 스위치 회로(10-2), 스위치 회로(10-3)로 나타내는 3개의 스위치 회로(10)를 가진다.

또한, 도 9(C)에서는, 3개의 배선(59)에 대응하는 스위치 회로(60)를 예시하고 있기 때문에, 스위치 회로(60)가 스위치 회로(10-1), 스위치 회로(10-2), 및 스위치 회로(10-3)의 3개의 스위치 회로(10)를 가지는 경우가 도시되어 있다. 스위치 회로(60)가 가지는 스위치 회로(10)의 수는 PLE(40)가 가지는 복수의 입력 단자의 수에 따라 정할 수 있다.

또, 도 9(B) 및 도 9(C)에서는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)과, 복수의 배선(59)의 전기적인 접속을 제어하는 스위치 회로(60)를 대표예로서 도시하고 있지만, 도 9(A)에서 복수의 배선과 복수의 배선의 전기적인 접속을 제어하는 다른 스위치 회로(60)도 같은 구성을 가지는 것으로 한다.

다음으로, 도 9(C)에 도시하는 스위치 회로(60)의 더 구체적인 구성예를 도 10에 도시한다. 도 10에서는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)과 스위치 회로(60)의 접속 관계를 더 상세하게 도시하고 있다. 도 10에 도시하는 바와 같이, 각 스위치 회로(10)는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)의 모두와, 복수의 배선(59) 중 하나와의 전기적인 접속을 제어한다.

구체적으로, 도 10에서는, 복수의 배선(53)이 배선(53-1), 배선(53-2), 배선(53-3)을 가지고, 복수의 배선(54)이 배선(54-1), 배선(54-2), 배선(54-3)을 가지고, 복수의 배선(55)이 배선(55-1), 배선(55-2), 배선(55-3)을 가지는 경우를 예시하고 있다. 또, 도 10에서는, 복수의 배선(59)이 배선(59-1), 배선(59-2), 배선(59-3)을 가지는 경우를 예시하고 있다.

그리고, 도 10에서는, 스위치 회로(10-1)가 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)의 모두와, 배선(59-1)의 전기적인 접속을 제어한다. 구체적으로, 스위치 회로(10-1)는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55) 중 하나의 배선을 컨피겨레이션 데이터에 따라 선택하고, 선택된 이 하나의 배선과 배선(59-1)을 전기적으로 접속하는 기능을 가진다.

도 1에 도시하는 스위치 회로(10)를 도 10에 도시하는 스위치 회로(10-1)로서 이용하는 경우, 도 10에 도시하는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)이 도 1에 도시하는 배선(14-1) 내지 배선(14-n)에 상당하고, 도 10에 도시하는 배선(59-1)이 도 1에 도시하는 배선(15)에 상당한다.

또, 스위치 회로(10-2)는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)의 모두와, 배선(59-2)의 전기적인 접속을 제어한다. 구체적으로 스위치 회로(10-2)는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55) 중 하나의 배선을 컨피겨레이션 데이터에 따라 선택하고, 선택된 이 하나의 배선과 배선(59-2)을 전기적으로 접속하는 기능을 가진다.

도 1에 도시하는 스위치 회로(10)를 도 10에 도시하는 스위치 회로(10-2)로서 이용하는 경우, 도 10에 도시하는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)이 도 1에 도시하는 배선(14-1) 내지 배선(14-n)에 상당하고, 도 10에 도시하는 배선(59-2)이 도 1에 도시하는 배선(15)에 상당한다.

또, 스위치 회로(10-3)는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)의 모두와, 배선(59-3)과의 전기적인 접속을 제어한다. 구체적으로 스위치 회로(10-3)는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55) 중 하나의 배선을 컨피겨레이션 데이터에 따라 선택하고, 선택된 이 하나의 배선과 배선(59-3)을 전기적으로 접속하는 기능을 가진다.

도 1에 도시하는 스위치 회로(10)를 도 10에 도시하는 스위치 회로(10-3)로서 이용하는 경우, 도 10에 도시하는 복수의 배선(53), 복수의 배선(54), 및 복수의 배선(55)이 도 1에 도시하는 배선(14-1) 내지 배선(14-n)에 상당하고, 도 10에 도시하는 배선(59-3)이 도 1에 도시하는 배선(15)에 상당한다.

상기한 바와 같이, 본 발명의 일 양태에서는, PLE(40)의 출력 단자에 전기적으로 접속된 배선(53), 배선(54), 배선(55) 등 복수의 배선 중 하나의 배선을 컨피겨레이션 데이터에 따라 선택하고, 선택된 이 하나의 배선과 PLE(40)의 입력 단자에 전기적으로 접속된 배선(59)들 중 하나의 배선을 상기 스위치 회로(10)에 의해 전기적으로 접속한다. 그리고, 본 발명의 일 양태에서는 상기 구성을 가지는 스위치 회로(10)를 포함한 스위치 회로(60)와, 스위치 회로(60)에 의해 전기적인 접속이 제어되는 상기 각종 배선을 제 1 열(51-1), 제 2 열(51-2), 제 3 열(51-3) 등의 PLE(40)를 포함한 열 사이에 형성함으로써, 도 9(A)에 도시한 PLD(50)에 있어서, 제 2 열(51-2)이 가지는 하나의 PLE(40)와, 제 2 열(51-2)이 가지는 다른 하나의 PLE(40)의 전기적인 접속을 하나의 스위치 회로(10)로 제어할 수 있다. 또, 제 1 열(51-1)이 가지는 하나의 PLE(40)와 제 2 열(51-2)이 가지는 하나의 PLE(40)의 전기적인 접속을 하나의 스위치 회로(10)로 제어할 수 있다. 또, 제 2 열(51-2)이 가지는 하나의 PLE(40)와 제 3 열(51-3)이 가지는 하나의 PLE(40)의 전기적인 접속을 하나의 스위치 회로(10)로 제어할 수 있다. 따라서 본 발명의 일 양태에서는, 도 9에 도시하는 PLE(40)와, 스위치 회로(60)의 배치와, 도 1에 도시하는 구성을 가지는 스위치 회로(10) 의 조합에 의해, PLD(50)에서의 설계의 자유도를 높이면서, 배선 리소스에 포함되는 스위치의 수를 억제할 수 있다.

〈IO와 프로그래머블 논리 소자의 접속 구조에 대하여〉

다음으로, PLD(50)에서의 IO와 프로그래머블 논리 소자의 접속 구조에 대하여 설명한다. 도 11에 본 발명의 일 양태에 관한 PLD(50)의 일부를 예시한다.

도 11에서는 복수의 PLE(40)를 가지는 열(51)과 복수의 IO(61)를 가지는 열(62)이 PLD(50)에 형성되어 있다. 도 11에서는 도면에서 좌측부터 순서대로 열(62) 및 열(51)이 병렬로 배치되어 있는 경우를 예시하고 있다.

또, 도 11에서는 복수의 배선(63)과, 복수의 배선(64)과, 복수의 배선(65)과, 복수의 배선(66)과, 복수의 배선(67)이 PLD(50)에 형성되어 있다.

그리고, 열(51)이 가지는 각 PLE(40)의 제 1 출력 단자는 복수의 배선(63) 및 복수의 배선(67)에 각각 접속되어 있다. 열(51)이 가지는 각 PLE(40)의 제 2 출력 단자는, 복수의 배선(64)에 각각 접속되어 있다. 열(62)이 가지는 각 IO(61)의 출력 단자는, 복수의 배선(66)에 각각 접속되어 있다. 복수의 배선(65)은 도 11의 도면에서 열(51)의 우측에 배치되는 복수의 각 PLE(40)(도시하지 않음)가 가지는 제 1 출력 단자에 각각 접속되어 있다.

또한, 각 IO(61)가 가지는 출력 단자의 수는 반드시 하나라고는 할 수 없으며, 복수여도 좋다. 단, 상기 출력 단자가 복수여도, 하나의 배선에는 반드시 하나의 출력 단자가 접속되는 것으로 한다. 즉, 열(62)이 가지는 IO(61)의 수가 Y(Y는 자연수)면, PLD(50)는 상기 출력 단자에 전기적으로 접속되는 Y개의 배선(64)을 적어도 가진다.

그리고, 복수의 배선(63)과, 복수의 배선(65)과, 복수의 배선(66)과, 복수의 배선(67)은, 열(62)과 열(51) 사이에 배치되어 있다. 또, 열(51)은 복수의 배선(63)과, 복수의 배선(64) 사이에 형성되어 있다.

또, 도 11에서는 복수의 배선(63), 복수의 배선(65), 및 복수의 배선(66)이 스위치 회로(60)를 통하여 열(51)이 가지는 각 PLE(40)의 복수의 입력 단자에 전기적으로 접속되어 있다. 또, 도 11에서는 또 복수의 배선(67)이 스위치 회로(68)를 통하여, 열(62)이 가지는 각 IO(61)의 입력 단자에 전기적으로 접속되어 있다.

그리고, 스위치 회로(68)는 상기한 구성을 가지는 스위치 회로(10)를 1개 가진다. 스위치 회로(10)가 가지는 스위치 회로(68)는 복수의 배선(67) 중, 하나의 배선을 컨피겨레이션 데이터에 따라 선택하고, 선택된 이 하나의 배선과 각 IO(61)의 입력 단자를 접속하는 기능을 가진다.

또한, 도 9(A) 및 도 11에서는, PLE(40)를 가지는 열 사이에 형성된 복수의 배선을 통하여, 동일한 열에 속하는 PLE(40)들이 접속되는 경우를 예시하고 있다. 그러나, 동일한 열에 속하는 PLE(40)들을 직접 접속하는 배선이 PLD(50)에 형성되어 있어도 좋다.

〈PLD의 상면도〉

도 12에, PLD(50)의 상면도를 일례로서 도시한다.

도 12에서는, PLD(50)가 논리 배열(70)과, IO(61)와, PLL(phase lock loop)(72)과, RAM(73)과, 곱셈기(74)를 가지고 있다.

논리 배열(70)은 복수의 PLE(40)와, PLE(40) 사이의 접속을 제어하는 배선 및 스위치가 포함된 배선 리소스(75)을 가진다. PLL(72)는 클록 신호 CK를 생성하는 기능을 가진다. RAM(73)은 논리 연산에 이용되는 데이터를 저장하는 기능을 가진다. 곱셈기(74)는 곱셈 전용의 논리 회로에 상당한다. 논리 배열(70)에 곱셈을 행하는 기능이 포함되어 있으면, 곱셈기(74)는 반드시 형성할 필요는 없다.

또한, 도 12에서는 각 PLE(40)의 논리 회로를 정하는 컨피겨레이션 데이터가 PLD(50)의 외부에 설치된 메모리 소자에 저장되어 있는 경우를 예시하고 있다. 그러나, 메모리 소자는 PLD(50)에 형성되어 있어도 좋다.

〈LUT의 구성예〉

본 실시형태에서는, PLE(40)가 가지는 LUT(34)의 구성예에 대하여 설명한다. LUT(34)는 복수의 멀티플렉서를 이용하여 구성할 수 있다. 그리고, 복수의 멀티플렉서의 입력 단자 및 제어 단자 중 어느 하나에 컨피겨레이션 데이터가 입력되는 구성으로 할 수 있다.

도 13(A)에 PLE(40)가 가지는 LUT(34)의 일 양태를 도시한다.

도 13(A)에 있어서, LUT(34)는 2 입력의 멀티플렉서를 7개(멀티플렉서(81), 멀티플렉서(82), 멀티플렉서(83), 멀티플렉서(84), 멀티플렉서(85), 멀티플렉서(86), 멀티플렉서(87)) 이용하여 구성되어 있다. 멀티플렉서(81) 내지 멀티플렉서(84)의 각 입력 단자가 LUT(34)의 입력 단자 M1 내지 M8에 상당한다.

멀티플렉서(81) 내지 멀티플렉서(84)의 각 제어 단자는 전기적으로 접속되어 있고, 상기 제어 단자가 LUT(34)의 입력 단자 IN3에 상당한다. 멀티플렉서(81)의 출력 단자, 및 멀티플렉서(82)의 출력 단자는 멀티플렉서(85)의 2개의 입력 단자와 전기적으로 접속되고, 멀티플렉서(83)의 출력 단자, 및 멀티플렉서(84)의 출력 단자는 멀티플렉서(86)의 2개의 입력 단자와 전기적으로 접속되어 있다. 멀티플렉서(85) 및 멀티플렉서(86)의 각 제어 단자는 전기적으로 접속되어 있고, 상기 제어 단자가 LUT(34)의 입력 단자 IN2에 상당한다. 멀티플렉서(85)의 출력 단자, 및 멀티플렉서(86)의 출력 단자는 멀티플렉서(87)의 2개의 입력 단자와 전기적으로 접속되어 있다. 멀티플렉서(87)의 제어 단자는 LUT(34)의 입력 단자 IN1에 상당한다. 멀티플렉서(87)의 출력 단자가 LUT(34)의 출력 단자 OUT에 상당한다.

입력 단자 M1 내지 입력 단자 M8에 컨피겨레이션 메모리로부터, 이 컨피겨레이션 메모리에 저장된 컨피겨레이션 데이터에 대응한 출력 신호를 입력하는 것에 의해, LUT(34)에 의해 행해지는 논리 연산의 종류를 정할 수 있다.

예를 들면, 도 13(A)의 LUT(34)에 있어서, 입력 단자 M1 내지 입력 단자 M8에, 컨피겨레이션 메모리로부터, 논리값이 "0", "1", "0", "1", "0", "1", "1", "1"인 이 컨피겨레이션 메모리에 저장된 컨피겨레이션 데이터에 대응한 출력 신호를 각각 입력한 경우, 도 13(C)에 도시하는 등가 회로의 기능을 실현할 수 있다.

도 13(B)에, PLE(40)가 가지는 LUT(34)의 다른 일 양태를 도시한다.

도 13(B)에 있어서, LUT(34)는 2 입력의 멀티플렉서를 3개(멀티플렉서(91), 멀티플렉서(92), 멀티플렉서(93))와 2 입력의 OR 회로(94)를 이용하여 구성되어 있다.

멀티플렉서(91)의 출력 단자, 및 멀티플렉서(92)의 출력 단자는 멀티플렉서(93)의 2개의 입력 단자와 전기적으로 접속되어 있다. OR 회로(94)의 출력 단자는 멀티플렉서(93)의 제어 단자에 전기적으로 접속되어 있다. 멀티플렉서(93)의 출력 단자가 LUT(34)의 출력 단자 OUT에 상당한다.

그리고, 멀티플렉서(91)의 제어 단자 A1, 입력 단자 A2 및 입력 단자 A3, 멀티플렉서(92)의 제어 단자 A6, 입력 단자 A4 및 입력 단자 A5, OR 회로(94)의 입력 단자 A7 및 입력 단자 A8 중 어느 것에 컨피겨레이션 메모리에서 이 컨피겨레이션 메모리에 저장된 컨피겨레이션 데이터에 대응한 출력 신호를 입력하는 것에 의해, LUT(34)에 의해 행해지는 논리 연산의 종류를 정할 수 있다.

예를 들면, 도 13(B)의 LUT(34)에 있어서, 입력 단자 A2, 입력 단자 A4, 입력 단자 A5, 제어 단자 A6, 입력 단자 A8에, 컨피겨레이션 메모리로부터 논리값이"0", "1", "0", "0", "0"인 이 컨피겨레이션 메모리에 저장된 컨피겨레이션 데이터에 대응한 출력 신호를 각각 입력한 경우, 도 13(C)에 도시하는 등가 회로의 기능을 실현할 수 있다. 또한, 상기 구성의 경우, 제어 단자 A1, 입력 단자 A3, 입력 단자 A7가 각각 입력 단자 IN1, 입력 단자 IN2, 입력 단자 IN3에 상당한다.

또한, 도 13(A) 및 도 13(B)에서는 2 입력의 멀티플렉서를 이용하여 구성한 LUT(34)의 예를 나타냈지만, 더 많은 입력의 멀티플렉서를 이용하여 구성한 LUT(34)여도 좋다.

또, LUT(34)는 멀티플렉서 외에, 다이오드, 저항 소자, 논리 회로, 스위치의 어느 것 또는 모두를 더 가지고 있어도 좋다. 논리 회로로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 이용할 수 있다. 스위치로서는, 예를 들면 아날로그 스위치, 트랜지스터 등을 이용할 수 있다.

또, 도 13(A)이나 도 13(B)에 도시한 LUT(34)를 이용하여, 도 13(C)의 같은 3 입력 1 출력의 논리 연산을 행하는 경우에 대하여 가리켰지만 이것으로 한정되지 않는다. LUT(34) 및 입력하는 컨피겨레이션 데이터를 적절히 정하는 것으로, 더 많은 입력, 많은 출력의 논리 연산을 실현할 수 있다.

〈셀의 단면 구조의 예〉

도 14에 도 2에 도시한 스위치 회로(10)가 가지는 트랜지스터(11t), 트랜지스터(12t), 및 용량 소자(16)의 단면 구조를 일례로서 도시한다. 또한, 도 14에서 트랜지스터(13t)는 도시되어 있지 않지만, 트랜지스터(12t)와 공통의 제작 공정을 이용하여 형성할 수 있다.

또, 본 실시형태에서는 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터(11t)와 용량 소자(16)가 단결정의 실리콘 기판에 채널 형성 영역을 가지는 트랜지스터(12t) 위에 형성되어 있는 경우를 예시하고 있다.

또한, 트랜지스터(12t), 트랜지스터(13t)는 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체막을 활성층으로 이용할 수도 있다. 혹은, 트랜지스터(12t), 트랜지스터(13t)는 산화물 반도체를 활성층에 이용하고 있어도 좋다. 모든 트랜지스터가 산화물 반도체를 활성층에 이용하고 있는 경우, 트랜지스터(11t)는 트랜지스터(12t), 트랜지스터(13t) 위에 적층되어 있지 않아도 좋고, 트랜지스터(11t), 트랜지스터(12t), 트랜지스터(13t)는 동일한 층에 형성되어 있어도 좋다.

박막의 실리콘을 이용하여 트랜지스터(12t), 트랜지스터(13t)를 형성하는 경우, 플라즈마 CVD법 등의 기상 성장법 혹은 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 아닐 등의 처리에 의해 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 이용할 수 있다.

트랜지스터(12t)가 형성되는 반도체 기판(400)은 예를 들면, n형 또는 p형의 도전형을 가지는 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, ZnSe 기판 등) 등을 이용할 수 있다. 도 14에서는 n형의 도전성을 가지는 단결정 실리콘 기판을 이용한 경우를 예시하고 있다.

또, 트랜지스터(12t)는 소자 분리용 절연막(401)에 의해, 다른 트랜지스터와 전기적으로 분리되어 있다. 소자 분리용 절연막(401)의 형성에는, 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트랜치 분리법 등을 이용할 수 있다.

구체적으로, 트랜지스터(12t)는, 반도체 기판(400)에 형성된 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(402) 및 불순물 영역(403)과, 게이트 전극(404)과, 반도체 기판(400)과 게이트 전극(404) 사이에 형성된 게이트 절연막(405)을 가진다. 게이트 전극(404)은 게이트 절연막(405)을 사이에 끼우고, 불순물 영역(402)과 불순물 영역(403) 사이에 형성되는 채널 형성 영역과 겹친다.

트랜지스터(12t) 위에는, 절연막(409)이 형성되어 있다. 절연막(409)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 불순물 영역(402), 불순물 영역(403)에 각각 접하는 배선(410), 배선(411)과, 게이트 전극(404)에 전기적으로 접속되어 있는 배선(412)이 형성되어 있다.

그리고, 배선(410)은 절연막(409) 위에 형성된 배선(415)에 전기적으로 접속되어 있고, 배선(411)은 절연막(409) 위에 형성된 배선(416)에 전기적으로 접속되어 있고, 배선(412)은 절연막(409) 위에 형성된 배선(417)에 전기적으로 접속되어 있다.

배선(415) 내지 배선(417) 위에는 절연막(420) 및 절연막(440)이 순서대로 적층하도록 형성되어 있다. 절연막(420) 및 절연막(440)에는 개구부가 형성되어 있고, 상기 개구부에 배선(417)에 전기적으로 접속된 배선(421)이 형성되어 있다.

그리고, 도 14에서는 절연막(440) 위에 트랜지스터(11t) 및 용량 소자(16)가 형성되어 있다.

트랜지스터(11t)는 절연막(440) 위에, 산화물 반도체를 포함한 반도체막(430)과, 반도체막(430) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(432) 및 도전막(433)과 반도체막(430), 도전막(432) 및 도전막(433) 위의 게이트 절연막(431)과, 게이트 절연막(431) 위에 위치하고, 도전막(432)과 도전막(433) 사이에서 반도체막(430)과 중첩되어 있는 게이트 전극(434)을 가진다. 또한, 도전막(433)은 배선(421)에 전기적으로 접속되어 있다.

또, 게이트 절연막(431) 위에 있어서 도전막(433)과 중첩되는 위치에 도전막(435)이 형성되어 있다. 게이트 절연막(431)을 사이에 끼우고 도전막(433) 및 도전막(435)이 중첩되어 있는 부분이 용량 소자(16)로서 기능한다.

또한, 도 14에서는 용량 소자(16)가 트랜지스터(11t)와 함께 절연막(440) 위에 형성되어 있는 경우를 예시하고 있지만, 용량 소자(16)는 트랜지스터(12t)와 함께 절연막(440) 아래에 형성되어 있어도 좋다.

그리고, 트랜지스터(11t), 용량 소자(16) 위에 절연막(441) 및 절연막(442)이 순서대로 적층하도록 형성되어 있다. 절연막(441) 및 절연막(442)에는 개구부가 형성되어 있고, 상기 개구부에서 게이트 전극(434)에 접하는 도전막(443)이 절연막(441) 위에 형성되어 있다.

또한, 도 14에서 트랜지스터(11t)는, 게이트 전극(434)을 반도체막(430)의 한쪽에서 적어도 가지고 있으면 좋지만, 반도체막(430)을 사이에 끼우고 존재하는 한쌍의 게이트 전극을 가지고 있어도 좋다.

트랜지스터(11t)가 반도체막(430)을 사이에 끼우고 존재하는 한쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 부여되고, 다른 한쪽의 게이트 전극은 전위가 다른 곳으로부터 부여되고 있는 상태여도 좋다. 이 경우, 한쌍의 전극에 같은 높이의 전위가 부여되어 있어도 좋고, 다른 한쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 부여되어 있어도 좋다. 다른 한쪽의 게이트 전극에게 부여하는 전위의 높이를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.

또, 도 14에서는 트랜지스터(11t)가 하나의 게이트 전극(434)에 대응한 하나의 채널 형성 영역을 가지는 싱글 게이트 구조인 경우를 예시하고 있다. 그러나, 트랜지스터(11t)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 하나의 활성층에 채널 형성 영역을 복수 가지는 멀티 게이트 구조여도 좋다.

〈전자 기기의 예〉

본 발명의 일 양태에 관한 반도체 장치 또는 프로그래머블 로직 디바이스는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 관한 반도체 장치 또는 프로그래머블 로직 디바이스를 이용할 수 있는 전자 기기로서 휴대전화, 휴대형을 포함한 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 인출기(ATM), 자동 판매기 등을 들 수 있다. 이러한 전자 기기의 구체적인 예를 도 15에 도시한다.

도 15(A)는 휴대형 게임기이며, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 가진다. 또한, 도 15(A)에 도시한 휴대형 게임기는 2개의 표시부(5003)와 표시부(5004)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는, 이것으로 한정되지 않는다.

도 15(B)는 휴대 정보 단말이며, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 가진다. 제 1 표시부(5603)는 제 1 하우징(5601)에 형성되어 있고, 제 2 표시부(5604)는 제 2 하우징(5602)에 형성되어 있다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)로 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)에 의해 변경이 가능하다. 제 1 표시부(5603)에서의 영상을 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라서 바꾸는 구성으로 해도 좋다. 또, 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 이용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 형성함으로써 부가할 수 있다. 혹은, 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 형성하는 것이어도 부가할 수 있다.

도 15(C)는 노트형 퍼스널 컴퓨터이며, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 가진다.

도 15(D)는 전기 냉동 냉장고이며, 하우징(5301), 냉장실용 문(5302), 냉동실용 문(5303) 등을 가진다.

도 15(E)는 비디오 카메라이며, 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 가진다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 형성되어 있고, 표시부(5803)는 제 2 하우징(5802)에 형성되어 있다. 그리고, 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의해 접속되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접속부(5806)에 의해 변경이 가능하다. 표시부(5803)에 있어서의 영상을 접속부(5806)에 있어서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라서 바꾸는 구성으로 해도 좋다.

도 15(F)는 보통 자동차이며, 차체(5101), 차바퀴(5102), 대시 보드(5103), 라이트(5104) 등을 가진다.

〈칩의 구성〉

도 16(A)에 리드 프레임형의 인터포저를 이용한 패키지의 단면 구조를 나타내는 사시도를 도시한다.

도 16(A)에 도시하는 패키지는 본 발명의 일 양태에 관한 반도체 장치에 상당하는 칩(351)이 와이어 본딩법에 의해, 인터포저(350) 위의 단자(352)와 접속되어 있다. 단자(352)는 인터포저(350)의 칩(351)이 마운트되어 있는 면 위에 배치되어 있다. 그리고 칩(351)은 몰드 수지(353)에 의해 봉지(封止)되어 있어도 좋지만, 각 단자(352)의 일부가 노출한 상태로 봉지되도록 한다.

패키지가 회로 기판에 실장되어 있는 전자 기기의 모듈의 구성을 도 16(B)에 도시한다.

도 16(B)에 도시하는 휴대전화의 모듈은 프린트 배선 기판(801)에 패키지(802)와, 배터리(804)가 실장되어 있다. 또, 표시 소자가 형성된 패널(800)에 프린트 배선 기판(801)이 FPC(803)에 의해 실장되어 있다.

〈시스템〉

도 17에 본 발명의 일 양태에 관한 반도체 장치를 이용한 시스템의 구성을 일례로서 도시한다. 도 17에 도시하는 시스템(900)은 단수 또는 복수의 컴퍼넌트(901)와, 컴퍼넌트(901)로의 전력의 공급을 개별적으로 제어하는 지령부(902)를 가진다. 본 발명의 일 양태에 관한 반도체 장치는 지령부(902)에 이용할 수 있다.

컴퍼넌트(901)는 전원선(903)과 전력을 소비하는 부하(904)와, 전원선(903)과 부하(904)의 전기적인 접속을 바꾸는 스위치(905)를 각각 가진다. 스위치(905)가 온(도통 상태)일 때, 전원선(903)으로부터 스위치(905)를 통하여 부하(904)에 전력이 공급된다. 스위치(905)가 오프(비도통 상태)일 때, 전원선(903)으로부터 부하(904)로의 전력의 공급은 정지된다.

지령부(902)는 컴퍼넌트(901)가 각각 가지는 스위치(905)의 온 또는 오프를 개별적으로 제어하는 기능을 가진다. 그리고, 컴퍼넌트(901)의 각각에서의 스위치(905)의 온과 오프의 선택은 시스템(900)의 외부로부터 지령부(902)에 입력되는 명령에 따라 행할 수 있다.

또한, 컴퍼넌트가 가지는 부하가 다른 컴퍼넌트의 부하와 상호 작용하여 동작하는 경우, 지령부(902)에 의한 스위치(905)의 온 또는 오프의 제어를 일제히 행하는 구성으로 해도 좋다. 따라서, 본 실시형태의 시스템은 외부에서 보았을 때, 소정의 목적을 실현하기 위하여 필요한 컴퍼넌트에, 동작에 필요한 기간만 전력을 공급하고, 각각의 컴퍼넌트가 시간적으로 순차 연동하여 동작하도록 시스템을 구동시킬 수 있다.

또는, 시스템(900)이 부하(904)에서의 전력의 소비량을 감시할 수 있는 전류계 등을 가지고, 부하(904)에서의 전력의 양에 따라, 부하(904)로의 전력의 공급이 필요한지 불필요한지를, 지령부(902)에서 판단해도 좋다. 예를 들면, 일정한 기간에 걸쳐 부하(904)에서의 전력 소비량이 부하(904)가 대기 상태일 때에 소비되는 리크 전력과 같은 정도인 경우에, 지령부(902)는 부하(904)로의 전력의 공급이 불필요하다고 판단할 수 있다.

혹은, 시스템(900)이 센서 회로를 가지고, 이 센서 회로에서 취득되는 빛, 소리, 온도, 자기(磁氣), 압력 등의 물리량을 이용하여 부하(904)의 이용 환경 및/또는 주위 환경을 감시하고, 이 감시에 의한 변화에 따라 부하(904)로의 전력의 공급이 필요한지 불필요한지를, 지령부(902)에서 판단해도 좋다. 이 경우, 지령부(902)는 전력의 공급이 필요한지 불필요한지의 판단 결과에 따라 스위치(905)의 온과 오프의 선택을 한다.

예를 들면, 본 발명의 일 양태에 관한 시스템(900)을 가옥에 적용시키고, 가옥에 설치된 조명, 전기 히터, 공기 청정기 등의 가전이 각 컴퍼넌트에 상당하는 것으로 한다. 이 경우, 광 센서를 가지는 센서 회로를 이용하여 조명이 이용되고 있는 방의 밝기를 감시한다. 그리고, 창문으로부터 비치는 빛의 양이 변화함으로써 방이 어느 규정값보다 밝아진 경우에, 지령부(902)는 조명으로의 전력의 공급을 정지하기 위하여, 조명의 스위치(905)를 온에서 오프로 변경시킬 수 있다.

또는, 온도 센서를 가지는 센서 회로를 이용하여 구체적으로는, 전기 히터가 이용되고 있는 방의 온도를 감시한다. 그리고, 외부 공기 온도가 변화함으로써 방의 온도가 어느 규정값보다 높아진 경우에, 지령부(902)는 전기 히터로의 전력의 공급을 정지하기 위하여, 전기 히터의 스위치(905)를 온으로부터 오프로 변경시킬 수 있다.

또는, 광 센서를 가지는 센서 회로(906)를 이용하여, 공기 청정기가 이용되고 있는 방의 사용 상황을 감시한다. 그리고, 일정 기간 센서 회로(906)에 의해 사람의 움직임을 감지할 수 없었던 경우에, 지령부(902)는 공기 청정기로의 전력의 공급을 정지하기 위하여, 공기 청정기의 스위치(905)를 온에서 오프로 변경시킬 수 있다.

또한, 상기 가전이 컴퍼넌트에 상당하는 경우, 스위치(905)는 각 가전에 내장되어 있다. 가전 외부에 스위치(905)가 형성되어 있는 경우, 가전은 부하(904)에 상당하고, 컴퍼넌트는 부하(904)인 가전과 스위치(905)를 포함하는 것으로 한다.

또 각 컴퍼넌트가 독립하여 구비되어 있는 경우, 지령부(902)에 의한 스위치(905)의 온과 오프의 선택은, 무선 신호를 이용하도록 하면 좋다. 이 경우, 스위치(905)는 불휘발성의 스위치로서 지령부(902)로부터의 스위치 상태를 변경하기 위한 신호를 유지하는 구성으로 하는 것이 바람직하다.

센서 회로(906)는 센서와 센서로부터 출력되는 센서 신호를 처리하기 위한 회로군으로 구성되어 있다. 그리고, 센서로서 온도 센서, 자기 센서, 광 센서, 마이크로폰, 변형 게이지, 압력 센서, 가스 센서 등을 이용할 수 있다. 온도 센서는 측온 저항체, 서미스트, 열전대, IC 온도 센서 등의 접촉식이어도 좋고, 열형 적외선 센서, 양자형 적외선 센서 등의 비접촉식이어도 좋다.

또한, 각 컴퍼넌트가 독립하여 구비되어 있는 경우, 컴퍼넌트마다 센서 회로를 형성하고, 센서 회로로 얻어진 데이터를 무선 신호에 의해 지령부(902)에 송신하도록 하면 좋다. 도 17에 도시하는 바와 같이, 센서 회로(906)는 각 컴퍼넌트에 형성되고, 물리량에 관한 데이터를 개별적으로 지령부(902)에 송신한다. 지령부(902)는 각 컴퍼넌트에 설치된 센서 회로(906)로 취득하는 물리량을 감시하고, 부하(904)로의 전력의 공급이 필요한지 불필요한지 판단한다.

또, 센서 회로(906)는 물리량에 관한 데이터를 지령부(902)에 송신한다. 지령부(902)는 센서 회로(906)에서 취득하는 물리량을 감시하고, 부하(904)로의 전력의 공급이 필요한지 불필요한지 판단한다. 예를 들면, 센서 회로(906)에 의해 하나의 컴퍼넌트 내의 온도가 규정값 이상이라고 판단한 경우에, 다른 컴퍼넌트가 가지는 스피커 등의 음성을 발하는 기기인 부하(904)에 전력의 공급을 개시할 수 있다. 상기 구성에 의해 시스템(900)은 경보 시스템으로서의 기능을 할 수도 있다.

또한 컴퍼넌트는 컴퓨터, 검지기, 텔레비전 등의 전자 기기나, 컴퓨터 시스템을 구성하는 기기(CPU, 메모리, HDD, 프린터, 모니터)나 자동차에 조립되는 전기 제어 기기여도 좋다. 혹은, CPU나 반도체 메모리와 같은 LSI의 내부 구성이어도 좋다. 또한 여기서, 컴퓨터란, 타블렛형 컴퓨터나, 노트형 컴퓨터나, 데스크탑형 컴퓨터 외에, 서버 시스템과 같은 대형 컴퓨터를 포함하는 것이다.

또 컴퍼넌트의 개념은 전력 공급에 의해 동작하는 전자 기기 외에, 시스템이 필요한 사회 인프라, 주택 등의 넓은 개념에도 적용할 수 있다.

여기에서, 본 발명의 일 양태인 시스템을, 사회 인프라 등의 넓은 개념에 적용하는 경우의 구체적인 적용 대상을 예시한다. 예를 들면, 사회 인프라에 본 발명의 일 양태인 시스템을 적용하는 경우, 도 17에 도시하는 컴퍼넌트로서는 철도, 항만, 도로 등을 들 수 있고, 지령부로서는 변전소 또는 발전소 등을 들 수 있다. 또 다른 예로서, 도 17에 도시하는 컴퍼넌트로서는, 건물의 방이나 층 등의 섹션을 들 수 있고, 지령부로서 전원 관리 시설이나 배전반(配電盤) 등을 들 수 있다.

〈그 외〉

본 발명은 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스, 머신, 제품, 또는, 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치의 구동 방법, 또는 제조 방법에 관한 것이다.

또한, 본 명세서에서의 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 스스로 분명해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.

예를 들면, 본 발명의 일 양태는 배선간에 대량으로 전류가 흐르는 것을 막을 수 있는 반도체 장치 등의 제공을 과제 중 하나로 한다. 또는, 본 발명의 일 양태는, 파손이 발생되는 것을 저감할 수 있는 반도체 장치 등의 제공을 과제 중 하나로 한다. 또는, 본 발명의 일 양태는, 관통 전류가 흐르는 것을 저감할 수 있는 반도체 장치 등의 제공을 과제 중 하나로 한다. 또는, 본 발명의 일 양태는, 오프 전류가 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는, 소비 전력의 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 눈에 좋은 표시 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 투명한 반도체층을 이용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 신뢰성이 높은 반도체층을 이용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 신규 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 좋은 반도체 장치 등을 제공하는 것을 과제로 한다.

10 : 스위치 회로 10-1 : 스위치 회로
10-2 : 스위치 회로 10-3 : 스위치 회로
11 : 스위치 11t : 트랜지스터
12 : 스위치 12t : 트랜지스터
13 : 스위치 13t : 트랜지스터
14 : 배선 14-i : 배선
14-n : 배선 14-1 : 배선
15 : 배선 16 : 용량 소자
17 : 배선 17-j : 배선
17-m : 배선 17-1 : 배선
18 : 배선 18-j : 배선
18-m : 배선 18-1 : 배선
19 : 배선 20 : 회로
20-i : 회로 20-ji : 회로
20-m1 : 회로 20-mn : 회로
20-n : 회로 20-1 : 회로
20-1n : 회로 20-11 : 회로
20_m1 : 회로 20_mn : 회로
20_11 : 회로 21 : 세트
21-j : 세트 21-m : 세트
21-1 : 세트 22 : 스위치
23 : 래치 24 : 인버터
25 : 트랜지스터 26 : 배선
30 : 구동 회로 31 : 회로
32 : 회로 33 : 스위치
34 : LUT 35 : 플립 플롭
36 : 컨피겨레이션 메모리 37 : 입력 단자
38 : 스위치 40 : PLE
41 : AND 회로 42 : 멀티플렉서
43 : 컨피겨레이션 메모리 50 : PLD
51 : 열 51-1 : 열
51-2 : 열 51-3 : 열
52 : 배선 53 : 배선
53-1 : 배선 53-2 : 배선
53-3 : 배선 54 : 배선
54-1 : 배선 54-2 : 배선
54-3 : 배선 55 : 배선
55-1 : 배선 55-2 : 배선
55-3 : 배선 56 : 배선
57 : 배선 58 : 배선
59 : 배선 59-1 : 배선
59-2 : 배선 59-3 : 배선
60 : 스위치 회로 61 : IO
62 : 열 63 : 배선
64 : 배선 65 : 배선
66 : 배선 67 : 배선
70 : 논리 배열 72 : PLL
73 : RAM 74 : 곱셈기
75 : 배선 리소스 81 : 멀티플렉서
82 : 멀티플렉서 83 : 멀티플렉서
84 : 멀티플렉서 85 : 멀티플렉서
86 : 멀티플렉서 87 : 멀티플렉서
91 : 멀티플렉서 92 : 멀티플렉서
93 : 멀티플렉서 94 : OR 회로
350 : 인터포저 351 : 칩
352 : 단자 353 : 몰드 수지
400 : 반도체 기판 401 : 소자 분리용 절연막
402 : 불순물 영역 403 : 불순물 영역
404 : 게이트 전극 405 : 게이트 절연막
409 : 절연막 410 : 배선
411 : 배선 412 : 배선
415 : 배선 416 : 배선
417 : 배선 420 : 절연막
421 : 배선 430 : 반도체막
431 : 게이트 절연막 432 : 도전막
433 : 도전막 434 : 게이트 전극
435 : 도전막 440 : 절연막
441 : 절연막 442 : 절연막
443 : 도전막 800 : 패널
801 : 프린트 배선 기판 802 : 패키지
803 : FPC 804 : 배터리
900 : 시스템 901 : 컴퍼넌트
902 : 지령부 903 : 전원선
904 : 부하 905 : 스위치
906 : 센서 회로 5001 : 하우징
5002 : 하우징 5003 : 표시부
5004 : 표시부 5005 : 마이크로폰
5006 : 스피커 5007 : 조작 키
5008 : 스타일러스 5101 : 차체
5102 : 차바퀴 5103 : 대시 보드
5104 : 라이트 5301 : 하우징
5302 : 냉장실용 문 5303 : 냉동실용 문
5401 : 하우징 5402 : 표시부
5403 : 키보드 5404 : 포인팅 디바이스
5601 : 하우징 5602 : 하우징
5603 : 표시부 5604 : 표시부
5605 : 접속부 5606 : 조작 키
5801 : 하우징 5802 : 하우징
5803 : 표시부 5804 : 조작 키
5805 : 렌즈 5806 : 접속부