수광부를 연결하는 컨택 패드를 구비한 이미지 센서의 단위 화소{Unit Pixel of Image Sensor with contact pad to be coupled to light receiving part}

본 발명은 이미지 센서에 관한 것으로, 상세하게는 고감도 특성을 갖는 이미지 센서의 단위 화소에 관한 것이다.

이미지 센서는 빛을 전기 신호로 변환하는 센서이다. 대표적인 이미지 센서로 CMOS를 이용한 APS(Active Pixel Sensor), PPS(Passive Pixel Sensor)가 있다. 이러한 이미지 센서에 사용되는 포토 다이오드는 입사된 빛을 축적하여 전기 신호로 변환한다. 일반적인 포토 다이오드는 적은 광량에 대해서는 낮은 전류를 출력하므로, 신호 처리가 가능하도록 많은 전하를 축적하기 위해서는 노출 시간을 늘려야 한다. 따라서 일반적인 포토 다이오드를 사용하는 이미지 센서를 고속 카메라에 적용하기가 어렵다. 또한, 주변이 어두운 환경에서는 입사되는 빛의 양이 작기 때문에 이러한 이미지 센서를 이용하여 생성된 영상의 품질에 문제가 발생한다. 고감도 특성을 갖는 이미지 센서의 단위 화소에 대한 연구가 진행되고는 있으나, 여전히 잔상 효과나 메모리 효과를 해결하고 있지 못한 실정이다.

본 발명에 따른 이미지 센서는 다양한 종류의 이미지 센서를 개발할 수 있는 새로운 구조의 이미지 센서의 단위 화소를 제공하고자 한다.

본 발명의 일측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되고, 수광부와 전기적으로 연결되며, 전기적 특성 변화로 인한 전계 변화로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함할 수 있다.

일 실시예에 따르면, 수광부와 플로팅 게이트 사이의 복수의 메탈을 전기적으로 연결하는 하나 이상의 비아 컨택을 통해 수광부와 플로팅 게이트가 전기적으로 연결될 수 있다. 여기서, 단위 화소는 이미지 센서 표면의 수광영역에 위치한 적어도 하나의 컨택 패드를 더 포함하되, 수광부는 컨택 패드와 전기적으로 연결될 수 있다. 여기서, 플로팅 게이트의 상부에 실리사이드층이 형성되며, 복수의 메탈 중 하나 이상의 메탈은 플로팅 게이트로 입사되는 빛을 차광하도록 배치될 수 있다.

일 실시예에 따르면, 수광부는 복수의 단위 화소의 상부에 넓게 형성될 수 있다.

일 실시예에 따르면, 단위 화소는 수광부 상부에 위치한 파장대역 선택 필터를 더 포함할 수 있다.

일 실시예에 따르면, 수광부는 검출하는 빛의 파장이 다른 복수의 수광층을 적층하여 형성할 수 있다. 여기서, 복수의 수광층은, 청색광을 수광하는 제1 수광층, 녹색광을 수광하는 제2 수광층 및 적색광을 수광하는 제3 수광층을 포함할 수 있으며, 적외선을 수광하는 제4 수광층을 더 포함할 수 있다. 여기서, 수광부는 검출하는 빛의 파장에 따른 두께를 갖도록 형성될 수 있다.

일 실시예에 따르면, 수광부는 비정질 실리콘 또는 폴리실리콘으로 형성되고 플로팅 수광부이되, 입사된 빛에 의해 생성된 전자-전공쌍의 분극 현상으로 인해서 전계 변화가 수광부에 발생할 수 있다. 여기서, 단위 화소는 수광부와 플로팅 게이트간 연결의 대향측에 위치하며, 전자-전공쌍의 재결합을 촉진하는 분극유도구조를 더 포함할 수 있다.

일 실시예에 따르면, 수광부는 PV(Photovoltaic) 센서이며, 수광부의 일단은 플로팅 게이트에 전기적으로 연결되며 수광부의 타단은 기준전압에 연결될 수 있다. 여기서, 단위 화소는 수광부의 양단에 연결되며 수광부를 리셋하는 리셋 트랜지스터를 더 포함할 수 있다. 여기서, PV 센서는 PN 접합 포토 다이오드 또는 써모파일 일 수 있다.

일 실시예에 따르면, 수광부는 PC(Photoconductive) 센서이며, 수광부의 일단은 플로팅 게이트에 전기적으로 연결되며, 수광부의 타단은 정전류원 또는 정전압원에 전기적으로 연결될 수 있다. 여기서, 수광부는 써미스터 또는 볼로미터이며 정전류원에 전기적으로 연결될 수 있다. 한편 수광부는 역바이어스형 PN 접합 포토 다이오드이며, 정전압원에 전기적으로 연결될 수 있다. 또한, 단위 화소는 일단이 플로팅 게이트와 수광부에 연결되며, 수광부로부터 출력되는 전하를 축적하고, 축적된 전하에 따른 전압을 게이트에 인가하는 커패시터 및 커패시터를 리셋하는 리셋 트랜지스터를 더 포함할 수 있다.

일 실시예에 따르면, 수광부는 Pyroelectric으로 형성되며, 수광부의 일단은 플로팅 게이트에 전기적으로 연결되며 수광부의 타단은 기준전압에 연결될 수 있다.

일 실시예에 따르면, 수광부는 이미지 센서 표면으로부터 이격되도록 배치될 수 있다.

본 발명의 다른 측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는, 입사된 빛에 의해 화소 전류를 출력하는 수광 트랜지스터 및 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되, 수광 트랜지스터는, 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되고, 수광부와 전기적으로 연결되며, 전기적 특성 변화로 인한 전계 변화로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함할 수 있다.

일 실시예에 따르면, 수광 트랜지스터는 기판에 형성된 N-well에 형성되는 PMOS일 수 있다. 여기서, 수광 트랜지스터는 N-well에 형성되며 리셋 신호를 입력 받는 Reset단을 더 포함할 수 있다. 여기서, 수광 트랜지스터는 N-well에 형성되며 N-well 바이어스 전압을 입력받는 N-well 바이어스단을 더 포함할 수 있다.

일 실시예에 따르면, 단위 화소는 수광부의 양단에 소스와 드레인이 각각 연결되고, 게이트로 리셋 신호를 입력받는 리셋 트랜지스터를 더 포함하되, 리셋 신호가 입력되면 리셋 트랜지스터는 수광부를 단락시킬 수 있다.

일 실시예에 따르면, 기판은 P형 기판이며, 수광 트랜지스터 및 셀렉트 트랜지스터는 NMOS일 수 있다.

본 발명의 또 다른 측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는, 이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하여 광전류를 생성하는 수광부, 일단이 수광부에 전기적으로 연결되며 광전류에 의해 전하를 축적하는 커패시터, 커패시터에 축적된 전하에 상응하는 화소 전압을 출력하는 소스 팔로워 앰프 및 화소 전압의 출력을 제어하는 셀렉트 트랜지스터를 포함한다. 여기서, 수광부는 플로팅 수광부, PV 센서, PC 센서, Pyroelectric 중 어느 하나일 수 있다.

일 실시예에 따르면, 단위 화소는 커패시터의 일단에 연결되며, 커패시터를 리셋하는 리셋 트랜지스터를 더 포함할 수 있다.

일 실시예에 따르면, 단위 화소는 수광부와 커패시터의 일단 사이에 연결되며, 수광부로부터 커패시터로의 광전류 공급을 제어하는 전달 트랜지스터를 더 포함할 수 있다.

일 실시예에 따르면, 수광부와 게이트 사이의 복수의 메탈을 전기적으로 연결하는 하나 이상의 비아 컨택을 통해 수광부와 게이트가 전기적으로 연결될 수 있다. 여기서, 이미지 센서 표면의 수광영역에 위치한 적어도 하나의 컨택 패드를 더 포함하되, 수광부는 컨택 패드와 전기적으로 연결될 수 있다.

일 실시예에 따르면, 수광부는 복수의 단위 화소의 상부에 형성될 수 있다.

일 실시예에 따르면, 수광부 상부에 위치한 컬러 필터를 더 포함할 수 있다.

일 실시예에 따르면, 수광부는 검출하는 빛의 파장이 다른 복수의 수광층을 적층하여 형성할 수 있다. 여기서, 복수의 수광층은, 청색광을 수광하는 제1 수광층, 녹색광을 수광하는 제2 수광층 및 적색광을 수광하는 제3 수광층을 포함할 수 있으며, 적외선을 수광하는 제4 수광층을 더 포함할 수 있다. 여기서, 수광부는 검출하는 빛의 파장에 따른 두께를 갖도록 형성될 수 있다.

일 실시예에 따르면, 수광부는 이미지 센서 표면으로부터 이격되도록 배치될 수 있다.

본 발명에 따르면, 다양한 종류의 이미지 센서를 개발할 수 있는 새로운 구조의 이미지 센서의 단위 화소가 제공될 수 있다.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1a는 이미지 센서의 단위 화소의 단면을 예시적으로 도시한 도면이다.
도 1b는 도 1a에 도시된 단위 화소에 수광부를 연결한 이미지 센서의 단위 화소의 단면을 개략적으로 도시한 예시도이다.
도 2a는 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
도 2b는 도 2a에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
도 2c는 도 2a에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
도 3a는 도 1a에 도시된 단위 화소로 구성된 이미지 센서 표면의 수광영역을 예시적으로 도시한 도면이다.
도 3b는 도 3a에 도시된 이미지 센서 표면의 수광영역에 연결된 수광부를 예시적으로 도시한 도면이다.
도 3c는 도 3b에 도시된 이미지 센서 표면의 수광영역에 연결된 수광부를 예시적으로 도시한 다른 도면이다.
도 4는 도 3b에 도시된 수광부를 I-I'선을 따라 절개한 단면도이다.
도 5a는 복수의 수광층을 적층하는 과정을 도시한 예시도이다.
도 5b는 도 5a에 도시한 과정에 의해 적층된 수광층을 구비한 수광부를 도시한 예시도이다.
도 6a는 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
도 6b는 도 6a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 7a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 7b는 도 7a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 8a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 8b는 도 8a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 9a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 9b는 도 9a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 10a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 10b는 도 10a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 11a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 11b는 도 11a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1a는 이미지 센서의 단위 화소의 단면을 예시적으로 도시한 도면이다.

도 1a를 참조하면, 단위 화소(100)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(100)는 입사된 빛을 광전변환하는 수광 트랜지스터(110) 및 수광 트랜지스터(110)에 연결되어 스위치 역할을 하는 셀렉트 트랜지스터(120)로 구성된다. 수광 트랜지스터(110)는 입사되는 빛을 수광하면 전기적 특성이 변하는 수광부 및 수광부에 연결되어 전계 변화에 의한 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 플로팅 게이트를 포함하는 트랜지스터로 구성된다. 수광부는 이미지 센서 표면의 수광영역에 배치되며, 수광부와 플로팅 게이트는 전기적으로 연결될 수 있다. 셀렉트 트랜지스터(120)는 화소 전류를 출력할 단위 화소(100)를 선택하고, 추가적으로 노출 시간을 결정하는 기능을 수행한다. 셀렉트 트랜지스터(120)는 제어 게이트에 인가되는 제어신호 SEL에 의해 스위칭 동작을 하며, 제어신호 SEL는 전원전압 VDD보다 큰 전압 신호일 수 있다. 여기서, 셀렉트 트랜지스터(120)는 Vth가 낮은 Native 또는 Medium Vt의 트랜지스터일 수 있다.

수광 트랜지스터(110)는 P 형 기판(160)에 형성된 N-well(150)에 형성된 PMOS일 수 있다. N-well(150)은 P형 기판(160)에 N형 불순물을 주입하여 형성된다.

수광 트랜지스터(110)의 소스 및 드레인은 N-well(150)에 형성된다. N-well(150)에 P+ 불순물을 주입하여 제1 P+ 영역(1112)과 제2 P+ 영역(1122)이 형성된다. 제1 P+ 영역(1112)은 수광 트랜지스터(110)의 소스로 동작하며, 전원전압 VDD가 인가된다. 제2 P+ 영역(1122)는 수광 트랜지스터(110)의 드레인으로 동작한다. 소스 및 드레인은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 제1 P+ 영역(1112)의 우측 및 제2 P+ 영역(1122)의 좌측에는 각각 LDD(Lightly-doped drain)(1113, 1123)가 형성된다. 그리고, 채널층(1134)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(1135)이 채널층(1134) 하부에 형성된다. 채널층(1134)의 상부에는 절연층(1133)이 형성된다. 제1 P+ 영역(1112) 및 제2 P+ 영역(1122)의 상부에는 메탈 컨택을 위한 실리사이드층(1111, 1121)이 각각 형성된다. 실리사이드층(1111, 1121) 사이에 절연층(1133)이 위치하며, 절연층(1133)의 상부에 폴리실리콘으로 플로팅 게이트(1132)가 형성된다.

예시적인 실시예로, N-well(150)의 균일성을 위해 Epitaxial wafer가 사용될 수 있다. 도 1a에 도시된 구조에서의 PMOS의 Vt는 N-well(150)의 도핑농도에 영향을 받는다. 따라서 이미지센서를 위한 화소 어레이에서 각각의 단위 화소의 특성이 균일하지 못하면 영상 품질이 저하될 수 있는 문제가 발생할 수 있다. 단위 화소 특성의 균일도, 예를 들어, Vt의 균일도를 높이기 위하여, Epitaxial wafer가 사용될 수 있다. Vt는 도핑농도에 비례하므로, 수광 트랜지스터(110)의 동작을 위해서 N-well(150)의 도핑농도가 조절될 수 있다.

플로팅 게이트(1132)는 N-well(150)에 형성된 제1 P+ 영역(1112)과 제2 P+ 영역(1122), 및 제1 P+ 영역(1112)과 제2 P+ 영역(1122) 사이에 위치한 절연층(1133)의 상부에 형성된다. 즉, 플로팅 게이트(1132)는 N-well(150)의 상부에 절연층(1133)을 형성한 후 폴리실리콘으로 증착 형성된다. 플로팅 게이트(1132)의 상부에는 수광부와의 전기적인 연결 및 수광부를 투과하여 단위 화소(100) 내부로 입사되는 빛을 차광하기 위하여 실리사이드층(1131)이 형성된다.

제1 P+ 영역(1112)의 좌측 및 제2 P+ 영역(1122)의 우측은 수광 트랜지스터(110)를 인접한 다른 MOS와 전기적으로 분리하는 영역(165)으로, 예를 들어, Shallow Trench Isolation (STI) 방식 또는 Local Oxidation of Silicon (LOCOS) 등으로 각각 형성될 수 있다. 기판상에 형성된 트랜지스터 및 그 상부에 형성된 메탈 라인들 사이의 전기적인 절연을 유지하기 위해 예를 들어 층간절연막(IMD; Inter-Metal Dielectric)와 같은 보호층(170)이 수광 트랜지스터(110)의 상부에 형성된다. 이하에서는 설명의 편의를 위해, 층간절연막, 패시베이션층(Passivasion layer) 등을 보호층으로 총칭한다.

셀렉트 트랜지스터(120)는 P 형 기판(160)에 형성된 NMOS일 수 있다. 셀렉트 트랜지스터(120)의 소스 및 드레인은 P 형 기판(160)에 형성된다. P 형 기판(160)에 N+ 불순물을 주입하여 제1 N+ 영역(1212)과 제2 N+ 영역(1222)이 형성된다. 셀렉트 트랜지스터(120)는 P 형 기판(160)에 형성된 제1 N+ 영역(1212)과 제2 N+ 영역(1222), 및 제1 N+ 영역(1212)과 제2 N+ 영역(1222) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(1232)로 구성된다. 제1 N+ 영역(1212)은 셀렉트 트랜지스터(120)의 드레인으로 동작하며, 수광 트랜지스터(110)의 드레인(1122)에 연결된다. 제2 N+ 영역(1222)은 셀렉트 트랜지스터(120)의 소스로 동작하며, IVC(IV Converter)에 연결되어 화소 전류를 출력한다. 소스 및 드레인은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 제1 N+ 영역(1212)의 우측 및 제2 N+ 영역(1222)의 좌측에는 각각 LDD(1213, 1223)가 형성된다. 그리고, 채널층(1234)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(1235)이 채널층(1234) 하부에 형성된다. 채널층(1234)의 상부에는 절연층(1233)이 형성된다. 제1 N+ 영역(1212) 및 제2 N+ 영역(1222)의 상부에는 메탈 컨택을 위한 실리사이드층(1211, 1221)이 각각 형성된다. 실리사이드층(1211, 1221) 사이에 절연층(1233)이 위치하며, 절연층(1233)의 상부에 폴리실리콘으로 제어 게이트(1232)가 형성된다.

제어 게이트(1232)는 P 형 기판(160)에 형성된 제1 N+ 영역(1212)과 제2 N+ 영역(1222), 및 제1 N+ 영역(1212)과 제2 N+ 영역(1222) 사이에 위치한 절연층(1233)의 상부에 형성된다. 즉, 제어 게이트(1232)는 P 형 기판(160)의 상부에 절연층(1233)을 형성한 후 폴리실리콘으로 증착 형성된다. 제어 게이트(1232)의 상부에는 전기적인 연결 및 입사되는 빛을 차광하기 위하여 실리사이드층(1231)이 형성된다.

수광 트랜지스터(110) 및 셀렉트 트랜지스터(120)에 제어신호를 인가하고, 화소 전류를 출력하기 위한 메탈 라인 M1 내지 M4(182a, 182b, 182c, 182d, 182e, 이하 182라 총칭함; 186; 190a, 190b)이 수광 트랜지스터(110) 및 셀렉트 트랜지스터(120) 상부에 배치될 수 있다. 여기서, 메탈 라인 M4는 최상위 메탈 라인으로 설명되나, 반드시 메탈 라인 M4가 최상위 메탈 라인이어야 하는 것은 아니며 레이아웃 또는 공정에 따라 최상위 메탈은 변경될 수 있다. 수광 트랜지스터(110) 및 셀렉트 트랜지스터(120)와 메탈 라인 M1 내지 M4(182, 186, 190a, 190b)는, 예를 들어, 비아 컨택(180a, 180b, 180c, 180d, 180e, 180f, 이하 180이라 총칭함; 184, 188)에 의해 전기적으로 연결될 수 있다. 비아 컨택은 보호층(170)을 각 메탈 라인이 형성될 높이로 적층한 후, 보호층(170)의 표면에서 각 실리사이드층(1111, 1121, 1131, 1211, 1221, 1231)까지 이어지도록 에칭하여 형성될 수 있다.

메탈 라인 M1 내지 M4(182, 186, 190a, 190b)가 형성된 후 보호층(170)이 최상위 메탈 라인 M4를 덮도록 적층될 수 있다. 여기서, 최상위 메탈 라인 중 제어신호의 전달에 사용되지 않는 메탈은 수광부와 플로팅 게이트(1132)를 전기적으로 연결하는 컨택 패드(190a)로 사용된다. 수광부의 종류 및/또는 수광 트랜지스터의 종류에 따라 복수의 컨택 패드(190a)가 이미지 센서 표면의 수광영역 에 형성될 수 있다. 여기서, 이미지 센서 표면의 수광영역은 최상위 메탈 라인 M4를 덮고 있는 보호층(170)의 상부이며, 수광영역은 수광부가 형성되는 이미지 센서 표면의 적어도 일부이다. 일 실시예에서, 컨택 패드(190a)는 보호층(170)에 의해 덮여 있으며, 추후 수광부 형성을 위해 에칭 등의 공정에 의해 컨택 패드(190a)의 상부에 개구(192a)가 형성될 수 있다. 한편, 컨택 패드(190b)가 수광부의 하부에 위치한 분극유도구조로 동작하는 경우에는 그 상부에 개구(192b)가 형성되지 않는다. 분극유도구조가 수광부의 상부에 위치하는 경우, 컨택 패드(190b)는 분극유도구조를 연결하기 위하여 이용될 수 있다. 컨택 패드(190b)는 분극유도구조에 전원전압 VDD 또는 접지전압 GND를 인가하는데 이용된다.

메탈 라인 M1 내지 M4(182, 186, 190a, 190b)는 수광 트랜지스터(110) 및/또는 셀렉트 트랜지스터(120)로 빛이 입사되는 것을 방지하는 기능을 가질 수 있다. 수광 트랜지스터(110)의 플로팅 게이트(1132)는 미세한 전압 변화에 의해 동작하므로, 입사된 빛에 의해 발생한 EHP에 의해 영향을 받을 수 있다. 따라서, 제어신호의 전달 경로로 이용되지 않는 일부 메탈 라인, 예를 들어, 메탈 라인 M2(186) 및/또는 M3(미도시)을 수광 트랜지스터(110) 및/또는 셀렉트 트랜지스터(120)의 상부에 넓게 형성하여 차광 기능을 가지도록 할 수 있다. 여기서, 메탈 라인 M2(186) 및/또는 M3(미도시)는 적어도 플로팅 게이트(1132) 및/또는 제어 게이트(1232)로 입사되는 빛을 차광할 수 있을 정도의 넓이를 가질 수 있다.

플로팅 게이트(1132)를 수광영역에 위치한 수광부와 전기적으로 연결하기 위하여, 제어신호의 전달에 이용되지 않는 메탈 라인을 비아 컨택을 통해 연결한다. 도 1a에서, 메탈 라인 M1(182b), M2(184), M4(190a)는 비아 컨택(180b, 184, 188)에 의해 연결되는 것으로 도시되어 있다. 여기서, 저항 성분을 최소화하기 위해 플로팅 게이트(1132)와 수광부는 최단 경로로 연결될 수 있다.

도 1b는 도 1a에 도시된 단위 화소에 수광부를 연결한 이미지 센서의 단위 화소의 단면을 개략적으로 도시한 예시도이다.

도 1a와 비교하면, 도 1b의 단위 화소(100)는 컨택 패드(190a)를 통해 연결된 수광부(140)를 더 포함한다. 수광부(140)는 입사되는 빛에 의해 전기적 특성이 변한다. 수광부(140)는 검출할 빛의 파장에 따라 다양하게 형성될 수 있으며, 컨택 패드(190a)를 이용하여 기판(160)에 형성된 수광 트랜지스터(110)의 플로팅 게이트(1132)에 전기적으로 연결될 수 있다. 따라서 검출할 빛의 파장에 따라 단위 화소를 개별적으로 구현할 필요가 없다. 또한, 수광부(140)가 이미지 센서 표면의 수광영역에 위치하므로, 입사되는 빛을 수광하는 면적이 증가하게 된다. 따라서 이미지 센서의 감도 특성이 향상될 수 있다. 아울러 입사되는 빛의 양을 증가시키기 위해 제어신호 등을 전달하는 메탈 라인들을 복잡하게 배치하지 않아도 된다.

수광부(140)는 비정질실리콘(a-Si:H) 또는 폴리실리콘을 이용하여 증착 형성되며, 플로팅된다. 플로팅 수광부(140)는 플로팅 게이트(1132)와 동종의 불순물을 주입하여 도핑될 수 있다. 분극유도구조(195)가 플로팅 수광부(140)의 타측 상부에 형성될 수 있다. 플로팅 수광부(140)의 일측 하부는 수광 트랜지스터(110)의 플로팅 게이트(1132)에, 예를 들어 비아 컨택(194a)에 의해, 전기적으로 연결된다. 분극유도구조(195)는 플로팅 수광부(140)의 타측 하부에 위치한 컨택 패드(190b)에, 예를 들어, 비아 컨택(194b)에 의해, 전기적으로 연결된다. 플로팅 수광부(140)는 보호층에 의해 덮힐 수 있으며, 그 상부에는, 입사되는 빛의 파장 대역을 선택할 수 있는 파장대역 선택 필터, 예를 들어 컬러 필터, 저역 통과 필터(low pass filter), 고역 통과 필터(high pass filter), 대역 통과 필터(band pass filter) 등이 배치될 수 있다. 또한, 입사광 각도 조절용 구조물 등도 보호층의 상부에 배치될 수 있다.

플로팅 수광부(140) 주변의 메탈로 분극 현상을 용이하게 하는 분극유도구조를 형성할 수 있다. 분극유도구조는 플로팅 수광부(140)의 우측 상단에 전계를 작용시킬 수 있으며, 전계효과를 주기 위하여 플로팅 수광부(140)와는 컨택하지 않는다. 빛이 입사되어 단위 화소로부터 전기 신호가 출력될 때 분극유도구조(195)는 컨택 패드(190b)를 통해 접지전압 GND에 연결되어 정공이 플로팅 수광부(140)의 우측 상부로 집중되도록 유도할 수 있다. 이와 반대로, 빛이 입사되지 않거나 광량이 감소했을 때를 위하여 분극유도구조(195)는 VDD에 연결되어 정공을 플로팅 수광부(140)의 좌측 하부로 밀어내어 전자-정공의 재결합율 및 결합 속도를 높이도록 할 수 있다.

도 2a는 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.

단위 화소(200)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(200)는 입사된 빛을 광전변환하는 PMOS(210)와 PMOS(210)에 연결되어 스위치 역할을 하는 NMOS(220)로 구성된다. 여기서, PMOS(210)는 플로팅 수광부(240)에 입사된 빛에 의한 전압 변화에 의해 제어되는 플로팅 게이트(211)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하며, NMOS(220)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(200)를 선택하고 노출 시간을 결정하는 기능을 수행한다.

PMOS(210)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(220)의 드레인에 결합된다. PMOS(210)의 바디는 외부와 연결을 위해 컨택이 형성되어 리셋단에 연결되며, NMOS(220)의 바디는 접지전압 GND(225)에 연결될 수 있다. NMOS(220)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(IV Converter)에 입력된다. PMOS(210) 및 NMOS(220)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.

도 2b는 도 2a에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.

PMOS(210)의 소스(211) 및 드레인(212) 사이에 위치한 절연층의 상부에 플로팅 게이트(213)가 형성된다. 플로팅 게이트(213)는 이미지 센서 표면의 수광영역에 위치한 플로팅 수광부(240)에 연결된다. 플로팅 수광부(240)에서는, 입사된 빛에 의해 EHP가 생성되고, PMOS(210)의 소스(211)에 의한 전계 효과로 전자가 플로팅 게이트(213)쪽으로 끌려 갈 수 있는 전자를 제공하여 전하분극 현상이 발생한다. 플로팅 게이트(213)는 플로팅 수광부(240)에 발생한 전하분극 현상에 의한 채널의 전계 변화에 따라 소스(211) 및 드레인(212) 사이에 형성된 채널을 제어한다. N-well(250)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(211)와 제2 P+ 영역인 드레인(212)을 형성할 수 있다. 소스(211), 드레인(212), 및 플로팅 게이트(213)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다.

PMOS(210)는 N-well(250)에 형성된 리셋단(214)을 포함한다. 단위 화소(200)가 동작하지 않을 때에 리셋단(214)을 통해 N-well(250)에 공급되는 전압 또는 전류는 가변될 수 있다. 외부 온도 또는 동작 시간에 따라 기판의 온도는 변화할 수 있다. N-well(250)의 Vt는 온도의 반비례 함수이므로 온도변화에 따라 N-well(250)을 리셋하기 위한 전압 또는 또는 전류를 단위 화소(200) 외부에서 조절하여 N-well(250)의 Vt가 온도에 일정하도록 조절할 수 있다. 즉, 온도가 높아질수록 Vt는 낮아지게 되어 전류가 더 많이 흐를 수 있으므로 더 높은 전압으로 리셋할 수 있다.

NMOS(220)의 드레인(221) 및 소스(222) 사이에 위치한 절연층의 상부에 제어 게이트(223)가 위치한다. P형 기판(250)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(221)와 제2 N+ 영역인 소스(222)을 형성하며, 제어 게이트(223)는 폴리실리콘으로 증착 형성한다. 드레인(221), 소스(222), 및 제어 게이트(223)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(220)의 드레인(221)은 PMOS(210)의 드레인(212)과 연결된다. 또한, NMOS(220)의 바디(2600)는 접지전압 GND 단(225)에 연결된다. 여기서, 접지전압 GND는 NMOS(220)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.

단위 화소(200)의 동작은 다음과 같다. 셀렉트 트랜지스터(220)와 동일한 기판상에 형성된 수광 트랜지스터(210)의 소스(211)에 전원전압 VDD를 인가하면, N-well(250)과 P 형 기판(260)이 대면하는 모든 영역에서 PN접합면이 형성되고 역바이어스로 인해서 전기적으로 중성상태인 공핍영역이 두껍게 형성된다. 또한 전원전압 VDD는 수광 트랜지스터(210)의 소스(211)와 드레인(212) 사이에 전계에 의해서 P채널이 유도된다. 이후, 플로팅 수광부(240)에 빛이 입사되면, 전자-정공쌍(EHP; Electron Hole Pair)이 생성된다. 플로팅 수광부(240)의 전하분극 현상으로 인해 플로팅 게이트(213)에 축적된 전하량에 의한 전계 변화가 발생하여 하부에 위치한 N-well, 즉, 소스(211)와 드레인(212) 사이에 P채널이 완성된다. 수광 트랜지스터(210)와 연결된 셀렉트 트랜지스터(220)의 제어 게이트(223)에 제어신호 SEL이 인가되고 셀렉트 트랜지스터(220)의 드레인(221)과 소스(222) 사이에 채널이 형성되어 수광 트랜지스터(210)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다. 종래의 씨모스 이미지 센서는 하나의 광자가 하나의 전자-정공쌍을 생성시키는 반면, 단위 화소(200)의 수광 트랜지스터(210)는 하나의 광자가 증폭된 PMOS(210)의 채널전류를 유도한다. 따라서, 광전류의 전류 이득이 100~1000에 달하여 소량의 빛이 입사되는 저조도에서도 영상의 구현이 가능하며, 종래의 센서보다 전하축적시간을 100~1000배 줄일 수 있다. 이로 인해, 전하축적 시간이 1프레임 또는 1라인이 아닌 수십 클럭의 지연만으로 충분하므로 긴 인테그레이션 시간이 불필요하여 고속의 동영상 구현을 가능하게 한다.

도 2c는 도 2a에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.

플로팅 수광부(240)는 비정질 실리콘 또는 폴리실리콘으로 형성될 수 있으며, 빛의 흡수 파장대를 넓게 하기 위해 100nm 내지 6um의 두께로 형성될 수 있다.

좌측에 도시된 플로팅 수광부(240a)는 빛이 조사되지 않은 상태에서의 전자 분포를 나타낸다. 여기서, 플로팅 수광부(240a)의 좌측 하부는 비아 컨택(241)을 통해 수광 트랜지스터(210)의 플로팅 게이트(213)와 전기적으로 연결되며, 플로팅 수광부(240a)의 우측 상부에는 분극유도구조(295)가 배치된다. 한편, 도 1a에서 설명한 바와 같이, 분극유도구조는 플로팅 수광부(240a)의 우측 하부에 배치될 수도 있다.

중앙에 도시된 플로팅 수광부(240b)는 빛이 입사되어 EHP가 생성되고 전자와 정공이 분극되어 외부 전계에 의해 분포하는 상태를 나타낸다. 플로팅 수광부(240b)에서, 정공에서 분리된 전자는 비정질실리콘 또는 폴리실리콘의 그레인 경계의 외부에서 자유롭게 이동할 수 있으며, 분극유도구조(295)의 전계효과로 인해 플로팅 수광부(240b)의 좌측 하단에 집중될 수 있다. PMOS(210)의 소스(211)에 연결된 VDD는 전계효과로 전자를 끌어 당기는 작용을 하기 때문에 인접한 플로팅 게이트(213)에 연결된 플로팅 수광부(240b)에서 생성된 자유전자는 플로팅 게이트(213)쪽으로 이동하게 되면서 플로팅 수광부(240b)는 전하분극 현상이 발생한다.

분극유도구조(295)는 단위 화소가 동작시 접지전압 GND에 연결된다. 전자가 플로팅 게이트(213)에 집중되면서 플로팅 수광부(240b)의 좌측 하부에는 전자의 밀도가 높아지게 되며, 집중되는 전자의 수가 증가할수록 플로팅 게이트(213)의 채널에 대한 전계도 강해진다. 한편, 정공은 분극유도구조(295)에 의해 플로팅 수광부(240b)의 우측 상단으로 전하(carrier)가 이동하면서 플로팅 수광부(240b) 내부에서 분극 현상이 발생한다. 빛이 사라지면, 분극되었던 전자와 정공은 열적 평형상태가 되기 위해 재결합되어 다시 좌측(240b)과 같은 상태가 된다.

우측은 전기적 특성이 변화하여 분극 현상이 발생한 플로팅 수광부(240c)이다. 입사된 빛의 세기가 클수록 EHP 생성이 많아지므로, 따라서 전하분극 현상도 크게 나타난다. 따라서 전하분극 현상에 의한 플로팅 수광부(240c)의 전계 변화는 전기적으로 연결된 플로팅 게이트(213)에 전계 변화를 초래한다. 이로 인해, 수광 트랜지스터(210)의 소스(211)와 드레인(212)간 채널이 확장하여 채널을 통해서 흐르는 전류량이 증가하게 된다.

도 3a는 도 1a에 도시된 단위 화소로 구성된 이미지 센서 표면의 수광영역을 예시적으로 도시한 도면이고, 도 3b는 도 3a에 도시된 이미지 센서 표면의 수광영역에 연결된 수광부를 예시적으로 도시한 도면이다.

도 3a 및 3b를 참조하면, 이미지 센서는 복수의 단위 화소(300)로 구성된다. 복수의 단위 화소(300)는 다양한 형태로 배열될 수 있으나, 도 3a에서는 예시적으로 정사각형의 단위 화소(300)들이 매트릭스 형태로 배열되어 있다. 도 3a에 도시된 이미지 센서 표면의 수광영역은 수광부가 배치되지 않은 상태로서, 수광부와의 전기적인 연결을 위한 컨택 패드(392a, 392b)가 이미지 센서 표면의 수광영역에 노출되어 있다. 도 3a에는 한 쌍의 컨택 패드(392a, 392b)가 대향하는 모서리에 배치된 것으로 도시되어 있으나, 이는 예시일 뿐이며, 수광부의 종류 및 또는 수광 트랜지스터의 종류에 따라 컨택 패드의 수와 배치 위치는 달라질 수 있다.

도 3b를 참조하면, 수광부(340IR, 340R, 340G, 340B)가 Bayer 패턴으로 이미지 센서 표면의 수광영역에 배치되어 있다. 수광부(340IR)는 적외선을 수광하고, 수광부(340R)는 적색광을 수광하고, 수광부(340G)는 녹색광을 수광하며, 수광부(340B)는 청색광을 수광한다. 각 수광부(340IR, 340R, 340G, 340B)는 이미지 센서 표면의 수광영역에 노출된 컨택 패드(392a)를 통해 수광 트랜지스터의 플로팅 게이트에 전기적으로 연결될 수 있다. 여기서, 수광부(340IR, 340R, 340G, 340B)가 비정질실리콘 또는 폴리실리콘으로 증착 형성된 플로팅 수광부인 경우, 컨택 패드(392b)는 분극유도구조에 연결되거나 그 자체가 분극유도구조로 동작할 수 있다. 한편, 수광부(340IR, 340R, 340G, 340B)가 예를 들어, PN 접합 포토 다이오드, Thermopile 등과 같은 전기적 특성 중 전압이 변하는 PV(Photovoltaic), Thermistor, Bolometer 등과 같은 빛에 의해 전기적 특성 중 저항 및/또는 전류가 변하는 PC(Photoconductive) 센서, 또는 빛에 의해 전기적 특성 중 커패시턴스가 일시적으로 변하는 Pyroelectric 등으로 형성된 경우, 컨택 패드(392b)는 기준 전압 또는 전류를 공급하는데 이용된다. 이하에서는 PV 센서, PC 센서, Pyroelectric을 이종 센서로 총칭하도록 한다.

도 3c는 도 3b에 도시된 센서의 상부면에 연결된 수광부를 예시적으로 도시한 다른 도면이다.

수광부의 면적은 수광하는 빛의 종류에 따라 변경될 수 있다(341R, 342R, 343R). 일반적인 이미지 센서의 경우, 빛을 수광하는 수광부가 기판 내부에 위치하기 때문에 인접하는 다른 구성요소 및/또는 제어신호를 전달하는 메탈 라인 등으로 인해 수광부의 면적을 일정 크기 이상으로 확대하거나 자유롭게 배치할 수 없다. 그러나 수광 트랜지스터로부터 수광부를 분리하여 이미지 센서 표면의 수광영역에 배치하게 되면 수광부의 면적이나 위치 선택의 자유도가 크게 증가한다. 특히, 고감도 이미지센서와 같이 대면적의 수광부가 필요한 이미지 센서의 경우, 수광부가 복수의 단위 화소에 상응하는 영역에 형성되도록 할 수 있다. 이 경우, 수광부 하부의 단위 화소들 중 하나의 단위 화소의 컨택 패드에 수광부가 연결될 수 있다.

이를 위해, 수광부의 면적이 단위 화소의 면적보다 클 경우 수광부(341R, 342R, 343R)를 단위 화소 면적의 정수배로 확장할 수 있다. 이 때, 예를 들어, 수광부(343R)의 중앙에 위치한 단위 화소만 수광부에 연결될 수 있다. 이 구조는 단위 화소 면적의 대부분을 수광부로 사용할 수 있어서 감도 등의 특성을 개선할 수 있다. 한편, 이 구조는 단위 화소가 수광부를 포함하고 있지 않기 때문에 단위 화소의 크기를 줄일 수 있다. 따라서 고해상도를 지원할 수 있도록 단위 화소를 미리 형성한 후, 간단히 연결을 위한 중간 메탈 레이어만을 수정하는 방식으로 이미지 센서가 적용될 분야에 따라 다양한 면적을 갖는 수광부를 구현할 수 있게 된다.

도 4는 도 3b에 도시된 수광부를 I-I'선을 따라 절개한 단면도이다.

도 4를 참조하면, 컬러 필터를 이용하지 않는 수광부(340IR)와 컬러 필터(400R, 400G, 400B)를 이용하는 수광부(340R, 340G, 340B)의 단면이 도시되어 있다. 컬러 필터(400R)는 수광부(340R)의 상부에 배치되며 입사되는 빛 중 적색광을 통과시킨다. 컬러 필터(400G)는 수광부(340G)의 상부에 배치되며 입사되는 빛 중 녹색광을 통과시킨다. 컬러 필터(400B)는 수광부(340B)의 상부에 배치되며 입사되는 빛 중 청색광을 통과시킨다. 컬러 필터(400R, 400G, 400B)의 하부에 각각 위치한 수광부(340R, 340G, 340B)는 적색광, 녹색광, 및 청색광을 각각 수광한다. 한편, 적외선을 수광하는 수광부(340IR)의 상부에는 컬러 필터가 배치되지 않을 수 있다. 본 구조를 갖는 이미지 센서는 가시광선 및 적외선을 동시에 검출할 수 있으므로, 주간 및 야간에 컬러를 구현해야 하는 어플리케이션에 적용될 수 있다.

도 5a는 복수의 수광층을 적층하는 과정을 도시한 예시도이고, 도 5b는 도 5a에 도시한 과정에 의해 적층된 수광층을 구비한 수광부를 도시한 예시도이다.

복수의 수광층을 적층하여 수광부를 형성할 수 있다. 입사되는 빛은 각 수광층을 통과하면서 파장에 따라 서로 다른 수광층에 흡수될 수 있다. 파장이 가장 짧은 청색광은 적층된 복수의 수광층 중 상부에 위치한 수광층에 의해 흡수되며, 수광층이 적층된 순서에 따라 녹색광, 적색광, 근적외선 광의 순서로 각 수광층에 흡수된다.

도 5a 및 도 5b를 참조하면, 이미지 센서 표면의 수광영역에는 수광부를 단위 화소의 플로팅 게이트에 전기적으로 연결하기 위한 컨택 패드(590a, 590b, 590c, 590d)와 분극유도구조 또는 기준전압/전류를 인가하기 위해 이용되는 컨택 패드(590e)가 배치되어 있다. 여기서, 컨택 패드(590a, 590b, 590c, 590d, 590e)의 개수와 위치는 수광부를 구성하는 수광층의 개수/종류 및/또는 수광 트랜지스터의 위치/종류에 따라 변경될 수 있다. 도 5a에서는 청색광, 녹색광, 적색광, 및 근적외선을 수광하기 위하여 4개 층으로 구성된 수광부를 예를 들어 설명하기로 한다. 여기서, 수광층은 플로팅 수광층 이외에 이종 센서로도 구현할 수 있다.

이미지 센서 표면의 수광영역에 근적외선을 수광하기 위한 수광층(540IR)을 적층한다. 수광층(540IR)은 컨택 패드(590a)를 통해 이미지 센서 표면의 수광영역의 하부에 위치한 수광 트랜지스터의 플로팅 게이트에 전기적으로 연결된다. 수광층(540IR)이 이종 센서로 형성되는 경우, 수광층(540IR)은 컨택 패드(590e)를 통해 기준 전압/전류를 전달하는 메탈 라인에 전기적으로 연결된다. 한편, 수광층(540IR)이 비정질 실리콘 또는 폴리실리콘으로 형성되는 플로팅 수광층인 경우, 컨택 패드(590e)에 연결된 분극유도구조(미도시)가 수광층(540IR)에 인접하게 형성된다. 수광층(540IR)에 연결되지 않은 컨택 패드(590b, 590c, 590d)는 예를 들어, 비아 컨택(592b, 592c, 592d)에 의해 수광층(540IR)의 상부로 연장된다. 비아 컨택(592b, 592c, 592d)의 주위는 절연막(593)이 둘러싸서 전기적 절연이 유지될 수 있다. 이와 같은 방식으로, 적색광을 수광하기 위한 수광층(540R), 녹색광을 수광하기 위한 수광층(540G), 및 청색광을 수광하기 위한 수광층(540B)가 순서대로 적층된다. 수광층 사이에는 층간절연막이 형성된다. 한편, 색 분해능을 향상시키기 위하여 녹색광을 수광하는 수광층을, 예를 들어, 4 등분하여 각각의 녹색광 수광층을 검출할 수 있다.

한편, 수광층(540IR, 540R, 540G, 540B)의 두께는 서로 다를 수 있다. 비정질 실리콘 또는 폴리실리콘으로 형성된 플로팅 수광층에 입사된 경우, 청색광은 0~0.3um의 깊이에서 흡수되고, 녹색광은 0~1.0um의 깊이에서 흡수되며, 적색광은 0~6.0um의 깊이에서 흡수된다. 따라서 수광층(540IR, 540R, 540G, 540B)은 수광할 빛의 파장에 따라 서로 다른 두께로 형성될 수 있다. 즉, 이미지 센서 표면의 수광영역에 비정질 실리콘 또는 폴리실리콘을 증착하여 플로팅 수광부를 형성하므로 두께 조절이 용이하다. 이는 도 4에 도시된 방식으로 수광부를 형성하는 실시예에도 동일하게 적용된다.

한편, 수광층(540IR, 540R, 540G, 540B)은 PN 접합 다이오드 구조로 형성될 수도 있다. PN 접합 다이오드는 폴리실리콘 또는 비정질 실리콘으로 형성될 수 있다. 자외선을 검출하도록 구성하는 경우, 넓은 밴드갭을 갖는 GaN, ZnO 등의 화합물 반도체를 이용하여 PN 접합 다이오드를 형성할 수 있다. 가시광 및 적외선을 검출하도록 구성하는 경우, 태양전지 구조의 PN 접합 다이오드를 형성할 수 있다. X-선을 검출하도록 구성하는 경우, a-Se를 증착하여 수광부를 형성할 수 있다. 이는 도 4에 도시된 방식으로 수광부를 형성하는 실시예에도 동일하게 적용된다.

한편, 수광층(540B)에 의해 생성된 화소 전류는 청색광 이외에 녹색광, 적색광 및 적외선에 의해 생성된 화소 전류 성분을 포함하며, 수광층(540G)에 의해 생성된 화소 전류는 녹색광 이외에 적색광과 적외선에 의해 생성된 화소 전류 성분을 더 포함한다. 따라서, 수광층에 의한 검출된 데이터는 주변 화소의 데이터를 참조하여 보정되어야 한다.

수광층을 적층하여 수광부를 형성하면 감도 특성이 향상된다. 적층된 수광층이 빛 손실을 최소화하여 모든 파장의 가시광선과 적외선을 흡수하므로 색 손실이 발생하지 않는다. 또한, 서로 다른 파장을 갖는 빛을 수광하기 위해 모든 수광부를 동일 평면에 배치하는 경우보다 수광부의 면적을 증가시킬 수 있어서 감도가 향상된다.

도 6a는 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.

단위 화소(600)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(600)는 입사된 빛을 광전변환하는 PMOS(610)와 PMOS(610)에 연결되어 스위치 역할을 하는 NMOS(620)로 구성된다. 여기서, PMOS(610)는 광기전력을 발생하는 PV 센서로 형성된 수광부(640)에 입사된 빛에 의해 발생한 전압 변화에 의해 제어되는 플로팅 게이트(613)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 수광 트랜지스터로 동작하며, NMOS(620)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(600)를 선택하고 노출 시간을 결정하는 기능을 수행한다.

PMOS(610)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(620)의 드레인에 결합된다. PMOS(610)의 바디는 외부와 연결을 위해 컨택이 형성되어 N-well 바이어스 전압 V_nw에 연결되며, NMOS(620)의 바디는 접지전압 GND(625)에 연결될 수 있다. NMOS(620)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC에 입력된다. PMOS(610) 및 NMOS(620)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.

도 6b는 도 6a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.

PMOS(610)의 소스(611) 및 드레인(612) 사이에 위치한 절연층의 상부에 플로팅 게이트(613)가 형성된다. 플로팅 게이트(613)는 이미지 센서 표면의 수광영역에 위치한 수광부(640)에 연결된다. 수광부(640)는 PV(Photovoltaic) 센서, 예를 들어, PN 접합 포토 다이오드 또는 Thermopile로 형성될 수 있다. 여기서, 수광부(640)는 PV 센서 이외에 PC 센서 등으로도 구현될 수 있다. 여기서, PN 접합 포토 다이오드는 폴리실리콘 또는 비정질 실리콘으로 PN 접합하여 형성될 수 있다. EHP가 수광부(640)에 입사된 빛에 의해 생성되고, 전류가 생성된 EHP에 의해 흐르게 된다. 플로팅 게이트(613)는 수광부(640)의 전압 변화에 따라 채널의 전계를 변화시켜서 소스(611) 및 드레인(612) 사이에 형성된 채널을 제어한다. N-well(650)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(611)와 제2 P+ 영역인 드레인(612)을 형성하며, 플로팅 게이트(613)는 폴리실리콘을 증착하여 형성한다. 소스(611), 드레인(612), 및 플로팅 게이트(613)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다.

수광부(640)의 일단은 기준전압 V_ref에 연결되며, 타단은 플로팅 게이트(613)에 연결된다. 수광부(640)는 PN 접합 포토 다이오드이며, P형이 기준전압 V_ref에 연결되고, N형이 플로팅 게이트(613)에 형성된다. PN 접합 면을 넓혀 수광 효율을 높이기 위하여, P형단은 PN 접합 포토 다이오드의 하부에 형성되고 N형단이 PN 접합 포토 다이오드의 상부에 형성된다. 또한, 수광부(640)의 면적은 단위 화소(600)의 면적 또는 그 이상의 크기를 가질 수 있다.

한편, Thermopile, Thermistor, Bolometer, Pyroelectric는 비냉각 방식의 열센서로서, 물체로부터의 온도에 해당하는 빛을 받으면 전기적인 성질이 변한다. 예를 들어, Thermopile은 온도차에 따른 전압을 출력하고, Thermistor 또는 Bolometer는 전도성 저항(conductivity resistance)가 변화하며, Pyroelectric은 커패시턴스가 변화한다. 센서 자체의 온도와 물체의 온도 사이의 차이를 읽는데 사용되는 비냉각 방식의 열센서는 공통적으로 heat sink를 위한 구조물이 필요하다. 이를 위해 비냉각 방식의 열센서는 이미지 센서 표면의 수광영역으로부터 이격되도록 배치되어 센서로부터 온도 영향을 받지 않도록 MEMS기술이 이용될 수 있다. 한편, 센서의 온도를 알 수 있어야 물체의 온도를 알 수 있으므로, 단위 화소가 형성된 센서의 온도를 측정하는 회로가 더 포함될 수 있다. 이 때, 수광부(640)는 센서가 형성된 기판으로부터 전달된 열에 의해 열적 평형 상태에 있으므로, 센서의 온도를 측정하는 회로를 통해 수광부(640)의 온도를 획득할 수 있다.

PMOS(610)는 N-well(650)에 형성된 N-well 바이어스 전압단 V_nw을 포함할 수 있다. N-well 바이어스 전압단 V_nw은 PV 센서의 구동 전압 또는 빛을 검출한 PV 센서의 동작 조건에 따라서 PV 센서에 맞는 N-well 바이어스 전압 V_nw을 제공한다. N-well 바이어스 전압 V_nw은 단위 화소의 외부에서 글로벌하게 설정할 수 있다. 한편, N-well 바이어스 전압단 V_nw을 생략하여 N-well을 플로팅 바디로 유지할 수도 있다.

NMOS(620)의 드레인(621) 및 소스(622) 사이에 위치한 절연층의 상부에 제어 게이트(623)가 위치한다. P형 기판(650)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(621)와 제2 N+ 영역인 소스(622)을 형성하며, 제어 게이트(623)는 폴리실리콘을 증착하여 형성된다. 드레인(621), 소스(622), 및 제어 게이트(623)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(620)의 드레인(621)은 PMOS(610)의 드레인(612)과 연결된다. 또한, NMOS(620)의 바디(660)는 접지전압 GND(625)에 연결된다. 여기서, 접지전압 GND는 NMOS(620)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.

1 개의 N-well에 1 개의 단위 화소를 구성하거나 1개의 N-well에 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소를 구성할 수 있다. 1 개의 N-well에 1 개의 단위 화소를 구성하는 경우에, 인접한 화소간의 Overflow나 간섭성을 없애기 위해 N-well의 주변(4면)에 접지전압 GND에 연결되는 P+ 영역들을 형성하여 N-well을 P형 기판과 전기적으로 분리시킬 수 있다. 한편, 하나의 N-well에 복수의 단위 화소를 구성하는 경우와 같이 단위 화소의 크기를 줄이기 위하여 N-well을 공유하는 방식에서는 STI, LOCOS 등의 isolation방식으로 buried channel을 포함하는 기판 표면에 가깝게 형성되는 채널이 인접 단위 화소에 영향을 주지 않거나 최소화될 수 있다.

단위 화소(600)의 동작은 다음과 같다. NMOS(620)와 동일한 기판상에 형성된 PMOS(610)의 소스(611)에 전원전압 VDD를 인가하면, N-well(650)과 P 형 기판(660)이 대면하는 모든 영역에서 PN접합면이 형성되고 역바이어스로 인해서 전기적으로 중성상태인 공핍영역이 두껍게 형성된다. 또한 전원전압 VDD는 PMOS(610)의 소스(611)와 드레인(612) 사이에 전계에 의해서 P채널이 유도된다.

여기서, 기준전압 V_ref와 N-well 바이어스 전압 V_nw은 PN 접합 포토 다이오드의 동작 특성에 따라 결정된다. 폴리실리콘 또는 비정질 실리콘으로 PN접합 다이오드를 증착하여 수광부(640)를 형성하는 경우, P형단은 기준전압 V_ref, N형단에는 플로팅 게이트(613)를 연결한다. 입사되는 빛이 없는 상태에서 PN 접합면에 통상적으로 0.7V가 걸리므로, 플로팅 게이트(613)에 인가되는 전압 V_FG는 V_ref - 0.7V이다. 입사되는 빛이 없는 상태이므로, 전류가 PMOS(610)의 채널에 흐르지 않거나 선형 동작 구간의 시작점에 위치되도록 V_nw값을 설정해야 한다. 빛이 입사되면, PN 접합 다이오드에서 플로팅 게이트(613)로 전류가 흐르는 경로가 없으므로 수광부(640)에 걸리는 전압이 증가하게 되어 V_FG는 낮아지게 된다. 예를 들어, N-well 바이어스 전압 V_nw = VDD이고 기준전압 V_ref = VDD+0.7V인 경우, 일반적인 PMOS동작에서는 Ids =0인 상태가 되며 다이오드 전압이 0.1V 증가하면 V_FG가 VDD-0.1V가 되므로 이에 해당하는 미세전류가 흐르게 된다. 그러나 전류변화를 크게 보기 위해서, PMOS(610)를 선형 동작 구간에서 동작하도록 해야 한다. 따라서 전류변화가 큰 구간의 V_FG와 V_nw값을 실험적으로 설정하여 고감도 영역 또는 WDR(Wide Range)영역에 맞도록 V_FG와 V_nw을 자유롭게 설정할 수 있다.

예를 들어, PV 센서의 한 종류인 Thermopile을 수광부(640)로 사용하는 경우, MEMS기술을 통하여 이미지 센서 표면의 수광영역 위에 띄운 구조물과 2개의 노드를 연결하면 열영상 이미지센서가 구현될 수 있다. Thermopile은 센서의 온도와 비교하여 다른 온도의 물체에서 방사하는 7~15um의 적외선 빛을 받으면 seebeck효과로 수십 내지 수백mV까지 변화한다. 따라서 MOSFET의 선형 동작 구간의 중간에 해당하는 V_FG값을 설정하여 (+)또는 (-)전압 변화에 해당하는 전류변화를 이미지 데이터로 얻는 방식으로 열영상 이미지센서가 동작할 수 있게 된다.

이후, 수광부(640)에 빛이 입사되면, 수광부(640)의 광기전력 현상으로 인해 플로팅 게이트(613)에 의한 전계 변화가 발생하여 하부에 위치한 N-well, 즉, 소스(611)와 드레인(612) 사이에 P채널이 완성된다. PMOS(610)와 연결된 NMOS(620)의 제어 게이트(623)에 제어신호 SEL이 인가되고 NMOS(620)의 드레인(621)과 소스(622) 사이에 채널이 형성되어 PMOS(610)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다.

종래의 씨모스 이미지 센서는 하나의 광자가 하나의 전자-정공쌍을 생성시키는 반면, 단위 화소(600)의 PMOS(610)는 하나의 광자가 증폭된 PMOS(610)의 채널전류를 유도한다. 따라서, 광전류의 전류 이득이 100~1000에 달하여 소량의 빛이 입사되는 저조도에서도 영상의 구현이 가능하며, 종래의 센서보다 전하축적시간을 100~1000배 줄일 수 있다. 이로 인해, 전하축적 시간이 1프레임 또는 1라인이 아닌 수십 클럭의 지연만으로 충분하므로 긴 인테그레이션 시간이 불필요하여 고속의 동영상 구현을 가능하게 한다.

도 7a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 7b는 도 7a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다. 도 7a의 이미지 센서의 단위 화소를 도 6a에 도시된 단위 화소와 비교하면, PV 센서(740)를 리셋하기 위한 제2 NMOS(730)를 더 포함하고 있다. 이하에서는 중복된 설명을 생략하고, 도 6a와의 차이점을 위주로 설명한다.

도 7a 및 7b를 참조하면, 이미지 센서의 단위 화소(700)는 수광 트랜지스터로 동작하는 PMOS(710), 셀렉트 트랜지스터로 동작하는 제1 NMOS(720), 수광부를 리셋하는 제2 NMOS(730), 및 입사되는 빛을 수광하는 수광부(740)로 구성된다.

제2 NMOS(730)는 P 형 기판(760) 상에 형성된다. 제2 NMOS(730)의 드레인(731)은 수광부(740)의 P형단에 연결되며, 소스(732)는 수광부(740)의 N형단 및 플로팅 게이트(713)에 연결된다. 수광부(740)의 P형단에는 기준전압 V_ref가 인가된다. 제2 NMOS(730)의 리셋 게이트(733)는 드레인(731)과 소스(732) 사이에 위치한 절연층의 상부에 형성되며, 리셋 신호 RST를 입력 받는다.

입사되는 빛이 있는 상태에서 단위 화소(700)가 동작하는 동안, 제2 NMOS(730)는 OFF 되며, 이 때 수광부(740)의 P형단은 기준전압 V_ref에 연결되고 N형단은 플로팅 게이트(713)에 연결된다. 제1 NMOS(720)에 의해 단위 화소가 선택되어 화소 전류가 출력된 이후, 리셋 신호 RST가 인가되면 수광부(740)의 P형단과 N형단은 제2 NMOS(730)에 의해 단락(short)된다. 이 때 재결합되지 않고 남아 있던 전자들이 수광부(740)에서 제거될 수 있다.

한편, 제2 NMOS(730)에 의해 수광부(740)가 단락될 때 플로팅 게이트(713)에는 기준전압 V_ref가 인가된다. PV 센서로 구현된 수광부(740)는 PMOS(710), 제1 NMOS(720), 및 제2 NMOS(730)를 형성하는 CMOS 공정 이후에 형성되므로, 센서간 편차가 클 수 있다. 따라서 리셋시 기준전압 V_ref을 플로팅 게이트(713)에 인가하여 기준값으로 설정할 수 있다.

도 8a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.

단위 화소(800)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(800)는 입사된 빛을 광전변환하는 제1 NMOS(810)와 제1 NMOS(810)에 연결되어 스위치 역할을 하는 제2 NMOS(820)로 구성된다. 여기서, 제1 NMOS(810)는 광기전력을 발생하는 PV 센서로 형성된 수광부(840)에 입사된 빛에 의해 발생한 전압 변화에 의해 제어되는 플로팅 게이트(813)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 수광 트랜지스터로 동작하며, 제2 NMOS(820)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(800)를 선택하고 노출 시간을 결정하는 기능을 수행한다.

제1 NMOS(810)의 드레인는 전원전압 VDD에 결합되며, 소스는 제2 NMOS(820)의 드레인에 결합된다. 제1 NMOS(810)와 제2 NMOS(820)는 바디를 공유하며 접지전압 GND(825)에 연결될 수 있다. 제2 NMOS(820)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC에 입력된다. 제1 NMOS(810) 및 제2 NMOS(820)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.

도 8b는 도 8a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.

제1 NMOS(810)의 드레인(811) 및 소스(812) 사이에 위치한 절연층의 상부에 플로팅 게이트(813)가 형성된다. 플로팅 게이트(813)는 이미지 센서 표면의 수광영역에 위치한 수광부(840)에 연결된다. 수광부(840)는 PV 센서, 예를 들어, PN 접합 포토 다이오드 또는 Thermopile 로 형성될 수 있다. 여기서, 수광부(840)는 PV 센서 이외에 PC 센서 등으로도 구현될 수 있다. PN 접합 포토 다이오드는 폴리실리콘 또는 비정질 실리콘(a-Si)으로 형성될 수 있다. EHP가 수광부(840)에 입사된 빛에 의해 생성되고, 전류가 생성된 EHP에 의해 흐르게 된다. 플로팅 게이트(813)는 수광부(840)의 전압 변화에 따라 채널의 전계를 변화시켜서 드레인(811) 및 소스(812) 사이에 형성된 채널을 제어한다. P형 기판(860)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(811)와 제2 N+ 영역인 소스(812)를 형성하며, 플로팅 게이트(813)는 폴리실리콘을 증착하여 형성한다. 드레인(811), 소스(812), 및 플로팅 게이트(813)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 한편, 제1 NMOS(810)의 소스(812)인 제2 N+ 영역은 제2 NMOS(820)의 드레인으로 동작한다. 따라서, 아래에서 제2 NMOS(820) 설명시 제2 NMOS(820)의 드레인도 도면부호 812로 인용하도록 한다. 이 구조는 NMOS를 레이아웃적으로 구현함에 있어서 2개의 NMOS에 각각 필요한 2 개의 N+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다.

수광부(840)의 일단은 기준전압 V_ref에 연결되며, 타단은 플로팅 게이트(813)에 연결된다. 수광부(840)는 PN 접합 포토 다이오드이며, P형이 기준전압 V_ref에 연결되고, N형이 플로팅 게이트(813)에 연결된다. PN 접합 면을 넓혀 수광 효율을 높이기 위하여, P형단은 PN 접합 포토 다이오드의 하부에 형성되고 N형단이 PN 접합 포토 다이오드의 상부에 형성된다. 또한, 수광부(840)의 면적은 단위 화소(800)의 면적 또는 그 이상의 크기를 가질 수 있다.

제1 NMOS(810)의 드레인(812) 및 제2 NMOS(820)의 소스(822) 사이에 위치한 절연층의 상부에 제어 게이트(823)가 위치한다. P형 기판(850)에 N+ 불순물을 주입하여 제2 N+ 영역인 드레인(812)와 제3 N+ 영역인 소스(822)를 형성하며, 제어 게이트(823)는 폴리실리콘을 증착하여 형성된다. 드레인(812), 소스(822), 및 제어 게이트(823)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 또한, 제2 NMOS(820)의 바디(860)는 접지전압 GND(825)에 연결된다. 이를 위해, P형 기판(850)에 P+ 불순물을 주입하여 접지전압 GND(825)에 연결할 노드를 형성한다. 여기서, 접지전압 GND는 제2 NMOS(820)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.

단위 화소(800)의 동작은 다음과 같다. 제2 NMOS(820)와 동일한 기판상에 형성된 제1 NMOS(810)의 드레인(811)에 전원전압 VDD를 인가하면, 플로팅 게이트(813)의 하부에 위치한 절연층 아래에 N 형 채널이 제1 NMOS(810)의 드레인(811)와 소스(812) 사이에 유도된다.

여기서, 기준전압 V_ref은 수광부(840)의 동작 특성에 따라 결정된다. 폴리실리콘 또는 비정질 실리콘으로 PN접합 다이오드를 증착하여 수광부(840)를 형성하는 경우, P형단은 기준전압 V_ref, N형단에는 플로팅 게이트(813)를 연결한다. 도 8b에 도시된 구조는 제1 NMOS(810)의 바디가 접지전압 GND(825)에 연결되어 있으므로, 수광부(840)는 기준전압 V_ref에 의해서만 조정되어 제1 NMOS(810)가 선형 동작 구간에서 동작하여야 한다. 입사되는 빛이 없는 상태에서 PN 접합면에 통상적으로 0.7V가 걸리므로, 플로팅 게이트(813)에 인가되는 전압 V_FG는 V_ref+0.7V이다. 입사되는 빛이 없는 상태이므로, 전류가 제1 NMOS(810)의 채널에 흐르지 않거나 선형 동작 구간의 시작점에 위치되도록 기준전압 V_ref값을 설정해야 한다. 빛이 입사되면, PN 접합 다이오드에서 플로팅 게이트(813)로 전류가 흐르는 경로가 없으므로 수광부(840)에 걸리는 전압이 증가하게 되어 V_FG는 높아지게 된다. 예를 들어, V_ref = GND+0.7V인 경우라면, 일반적인 NMOS 동작에서는 NMOS의 Vth 근처이므로 선형구간에서의 Ids가 흐르는 상태가 되며 PN 접합 포토 다이오드 전압이 0.1V 증가하면 V_FG가 0.8V가 되므로 이에 해당하는 미세전류가 흐르게 된다. 그러나 제1 NMOS(810)의 바디가 접지전압 GND(825)에 연결되어 있으므로, 선형 동작 구간이 매우 가파른 형태가 된다. 따라서 WDR이 매우 좁으므로, 입사되는 빛의 밝기에 따른 전류변화를 미세하게 보기 위해서는 제1 NMOS(810)의 채널 길이를 길게 하고 소스(812) 전압을 높이는 방법으로 선형 동작 구간이 연장되도록 설계하여야 한다. 이 구조 역시 제1 NMOS(810)가 선형 동작 구간에서 동작하도록 하는 것이 중요하다.

이후, 수광부(840)에 빛이 입사되면, 수광부(840)의 광기전력 현상으로 인해 플로팅 게이트(813)에 의한 전계 변화가 발생하여 드레인(811)와 소스(812) 사이에 N채널이 완성된다. 제1 NMOS(810)와 연결된 제2 NMOS(820)의 제어 게이트(823)에 제어신호 SEL이 인가되고 제2 NMOS(820)의 드레인(812)과 소스(822) 사이에 채널이 형성되어 제1 NMOS(810)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다.

도 9a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 9b는 도 9a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다. 도 9a의 이미지 센서의 단위 화소를 도 8a에 도시된 단위 화소와 비교하면, PV 센서(940)를 리셋하기 위한 제3 NMOS(930)를 더 포함하고 있다. 이하에서는 중복된 설명을 생략하고, 도 6a와의 차이점을 위주로 설명한다.

도 9a 및 9b를 참조하면, 이미지 센서의 단위 화소는 수광 트랜지스터로 동작하는 제1 NMOS(910), 셀렉트 트랜지스터로 동작하는 제2 NMOS(920), 수광부를 리셋하는 제3 NMOS(930), 및 입사되는 빛을 수광하는 수광부(940)로 구성된다.

제3 NMOS(930)는 P 형 기판(960) 상에 형성된다. 제3 NMOS(930)의 드레인(931)은 수광부(940)의 P형단에 연결되며, 소스(932)는 수광부(940)의 N형단 및 플로팅 게이트(913)에 연결된다. 수광부(940)의 P형단에는 기준전압 V_ref가 인가된다. 제3 NMOS(930)의 리셋 게이트(933)는 드레인(931)과 소스(932) 사이에 위치한 절연층의 상부에 형성되며, 리셋 신호 RST를 입력 받는다.

입사되는 빛이 있는 상태에서 단위 화소(900)가 동작하는 동안, 제3 NMOS(930)는 OFF 되며, 이 때 수광부(940)의 P형단은 기준전압 V_ref에 연결되고 N형단은 플로팅 게이트(913)에 연결된다. 제2 NMOS(920)에 의해 단위 화소가 선택되어 화소 전류가 출력된 이후, 리셋 신호 RST가 인가되면 수광부(940)의 P형단과 N형단은 제3 NMOS(930)에 의해 단락(short)된다. 이 때 재결합되지 않고 남아 있던 전자들이 수광부(940)에서 제거될 수 있다.

한편, 제3 NMOS(930)에 의해 수광부(940)가 단락될 때 플로팅 게이트(913)에는 기준전압 V_ref가 인가된다. PV 센서로 구현된 수광부(940)는 제1 NMOS(910), 제2 NMOS(920), 및 제3 NMOS(930)를 형성하는 CMOS 공정 이후에 형성되므로, 센서간 편차가 클 수 있다. 따라서 리셋시 기준전압 V_ref을 플로팅 게이트(913)에 인가하여 기준값으로 설정할 수 있다.

도 10a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.

단위 화소(1000)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(1000)는 입사된 빛을 광전변환하는 제1 NMOS(1010), 제1 NMOS(1010)에 연결되어 스위치 역할을 하는 제2 NMOS(1020), 수광부(1040)로의 전류 공급을 제어하는 제3 NMOS(1030)로 구성된다. 여기서, 제1 NMOS(1010)는 빛을 받으면 저항값이 변하는 PC 센서인 수광부(1040)에 입사된 빛에 의해 발생한 전압 변화에 의해 제어되는 플로팅 게이트(1013)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 수광 트랜지스터로 동작하고, 제2 NMOS(1020)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(1000)를 선택하고 노출 시간을 결정하는 기능을 수행하며, 제3 NMOS(1030)는 정전류원으로부터 공급되는 전류를 짧은 시간 동안 수광부(1040)에 인가하는 스위치 역할을 한다. 한편, PC 센서가 역바이어스형 PN 접합 포토 다이오드이어서 커패시터를 이용하여 전하를 축적하도록 구성되는 경우, 정전류원은 정전압원으로 교체될 수 있다. 커패시터를 이용하여 단위 화소를 구현하는 실시예는 도 11a 및 11b를 참조하여 설명하기로 한다.

제1 NMOS(1010)의 드레인은 전원전압 VDD에 결합되며, 소스는 제2 NMOS(1020)의 드레인에 결합된다. 제1 내지 제3 NMOS(1010, 1020, 1030)는 바디를 공유하며 접지전압 GND(1025)에 연결될 수 있다. 제2 NMOS(1020)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC에 입력된다. 제3 NMOS(1030)의 드레인은 정전류원에 연결되며, 소스는 수광부(1040)의 타단과 플로팅 게이트에 연결된다. 제2 NMOS(1020)와 제3 NMOS(1030)의 게이트에는 제어신호 SEL이 인가된다. 제1 내지 제3 NMOS(1010, 1020, 1030)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.

도 10b는 도 10a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.

제1 NMOS(1010)의 드레인(1011) 및 소스(1012) 사이에 위치한 절연층의 상부에 플로팅 게이트(1013)가 형성된다. 플로팅 게이트(1013)는 이미지 센서 표면의 수광영역에 위치한 수광부(1040)에 연결된다. 수광부(1040)는, 예를 들어, Thermistor, Bolometer 등과 같은 PC 센서로 구현될 수 있다. 수광부(1040)에 빛이 입사되면, 수광부(1040)의 저항값이 변화하여 전압 변화가 발생한다. 플로팅 게이트(1013)는 수광부(1040)의 전압 변화에 따라 채널의 전계를 변화시켜서 드레인(1011) 및 소스(1012) 사이에 형성된 채널을 제어한다. P형 기판(1060)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(1011)와 제2 N+ 영역인 소스(1012)를 형성하며, 플로팅 게이트(1013)는 폴리실리콘을 증착하여 형성된다. 드레인(1011), 소스(1012), 및 플로팅 게이트(1013)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 한편, 제1 NMOS(1010)의 소스(1012)인 제2 N+ 영역은 제2 NMOS(1020)의 드레인으로 동작한다. 따라서, 아래에서 제2 NMOS(1020) 설명시 제2 NMOS(1020)의 드레인도 도면부호 1012로 인용하도록 한다.

수광부(1040)의 일단은 정전류원(1050)에 연결되며, 타단은 플로팅 게이트(1013) 및 기준전압 V_ref에 연결된다. 수광부(1040)는 Thermistor 또는 Bolometer 등 일 수 있다. 또한, 수광부(1040)의 면적은 단위 화소(1000)의 면적 또는 그 이상의 크기를 가질 수 있다.

제2 NMOS(1020)의 드레인(1012) 및 소스(1022) 사이에 위치한 절연층의 상부에 제어 게이트(1023)가 위치한다. P형 기판(1060)에 N+ 불순물을 주입하여 제2 N+ 영역인 드레인(1012)와 제3 N+ 영역인 소스(1022)를 형성하며, 제어 게이트(1023)는 폴리실리콘을 증착하여 형성된다. 드레인(1012), 소스(1022), 및 제어 게이트(1023)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 또한, 제2 NMOS(1020)의 바디(1060)는 접지전압 GND(1025)에 연결된다. 이를 위해, P형 기판(1060)에 P+ 불순물을 주입하여 접지전압 GND(1025)에 연결할 노드를 형성한다. 여기서, 접지전압 GND는 제2 NMOS(1020)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.

제3 NMOS(1030)의 드레인(1031) 및 소스(1032) 사이에 위치한 절연층의 상부에 게이트(1033)가 위치한다. P형 기판(1060)에 N+ 불순물을 주입하여 제4 N+ 영역인 드레인(1031)와 제5 N+ 영역인 소스(1032)를 형성하며, 게이트(1033)는 폴리실리콘을 증착하여 형성된다. 드레인(1031), 소스(1032), 및 제어 게이트(1033)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제3 NMOS(1030)의 드레인(1031)은 기준전압 V_ref에 연결되며, 소스(1032)는 플로팅 게이트(1013)와 수광부(1040)의 타단에 연결된다. 제3 NMOS(1030)의 게이트(1033)에는 제어신호 SEL이 인가된다.

단위 화소(1000)의 동작은 다음과 같다. 제2 NMOS(1020)와 동일한 기판상에 형성된 제1 NMOS(1010)의 드레인(1011)에 전원전압 VDD를 인가하면, 플로팅 게이트(1013)의 하부에 위치한 절연층 아래에 N 형 채널이 제1 NMOS(1010)의 드레인(1011)와 소스(1012) 사이에 유도된다.

여기서, 기준전압 V_ref은 수광부(1040)의 동작 특성에 따라 결정될 수 있다. 도 10b에 도시된 구조는 제1 NMOS(1010)의 바디가 접지전압 GND(1025)에 연결되어 있으므로, 수광부(1040)는 기준전압 V_ref에 의해서만 조정되어 제1 NMOS(1010)가 선형 동작 구간에서 동작하여야 한다.

제어신호 SEL가 짧은 시간 동안 입력되면, 제3 NMOS(1030)가 턴온되어 정전류가 수광부(1040)의 일단을 통해 공급되며, 동시에 수광부(1040)의 타단은 기준전압 V_ref에 연결된다. 이 때 수광부(1040)에 입사되는 빛에 의해 수광부(1040)의 저항값이 변경되어 전압 변화가 발생한다. 수광부(1040)의 전압 변화에 의해 플로팅 게이트(1013)에 의한 전계 변화가 발생하여 드레인(1011)와 소스(1012) 사이에 N채널이 완성된다. 제1 NMOS(1010)와 연결된 제2 NMOS(1020)의 제어 게이트(1023)에 제어신호 SEL이 인가되고 제2 NMOS(1020)의 드레인(1012)과 소스(1022) 사이에 채널이 형성되어 제1 NMOS(1010)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다.

도 11a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.

단위 화소(1300)는 APS(Active Pixel sensor) 방식으로 동작하며, 빛을 광전변환하여 화소 전압을 출력한다. 이를 위해, 단위 화소(1300)는 입사된 빛을 광전변환하는 수광부(1340), 수광부(1340)의 광전류를 전압으로 변환하기 위한 커패시터 Cint(1314), 게이트의 입력전압을 출력하는 제1 NMOS(1310), 제1 NMOS(1310)에 연결되어 스위치 역할을 하는 제2 NMOS(1320), 수광부의 전류값 변화에 따라 전하를 축적하는 커패시터 Cint를 리셋하는 제3 NMOS(1330), 및 수광부로부터 커패시터 Cint로의 전류 공급을 제어하는 전달 트랜지스터로 동작하는 제4 NMOS(1370)로 구성된다. 여기서, 제1 NMOS(1310)는 소스 팔로워(source follower) 앰프로 동작하며 제1 NMOS(1310)의 게이트는 Cint(1314)에 축적된 전하량에 의해 변화된다. 즉, 제1 NMOS(1310)는 빛을 받으면 전류값이 변하는 PC 센서인 수광부(1340)에 의해 발생한 광전류 변화에 의해 Cint(1314)에 축적된 전하량에 대응되는 전압으로 동작하고, 제2 NMOS(1320)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(1300)를 선택하고 노출 시간을 결정하는 기능을 수행한다.

제1 NMOS(1310)의 드레인는 전원전압 VDD에 결합되며, 소스는 제2 NMOS(1320)의 드레인에 결합된다. 제2 NMOS(1320)의 소스는 화소 전압을 출력하며, 화소 전압은 단위 화소 외부의 컬럼단에 연결된 공통 정전류원(1380)에 의해 출력된다. 제2 NMOS(1320)의 게이트에는 제어신호 SEL이 인가된다. 제3 NMOS(1330)의 드레인은 리셋 전압 V_rst에 연결되며, 소스는 제1 NMOS(1310)의 게이트에 연결된다. 제4 NMOS(1370)의 드레인은 수광부의 타단에 연결되며, 소스는 제1 NMOS(1310)의 게이트에 연결된다. 제4 NMOS(1370)의 게이트에는 제어신호 TRF가 인가된다. 커패시터 Cint는 제1 NMOS(1310)의 플로팅 게이트에 연결된다. 제1 내지 제4 NMOS(1310, 1320, 1330, 1370)는 바디를 공유하며 접지전압 GND(1325)에 연결될 수 있다. 제1 내지 제4 NMOS(1310, 1320, 1330, 1370)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.

도 11b는 도 11a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.

제1 NMOS(1310)의 드레인(1311) 및 소스(1312) 사이에 위치한 절연층의 상부에 제1 게이트(1313)가 형성된다. 제1 게이트(1313)는 이미지 센서 표면의 수광영역에 위치한 수광부(1340)에 연결된다. 수광부(1340)에 빛이 입사되면, 수광부(1340)로부터 출력되는 전류값이 변화한다. 출력되는 전류 변화에 의해 커패시터 Cint에 저장된 전하량이 변화하며, 이에 따라 제1 게이트(1313)는 채널의 전계를 변화시켜서 드레인(1311) 및 소스(1312) 사이에 형성된 채널을 제어한다. P형 기판(1360)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(1311)와 제2 N+ 영역인 소스(1312)를 형성하며, 제1 게이트(1313)는 폴리실리콘을 증착하여 형성된다. 드레인(1311), 소스(1312), 및 제1 게이트(1313)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 한편, 제1 NMOS(1310)의 소스(1312)인 제2 N+ 영역은 제2 NMOS(1320)의 드레인으로 동작한다. 따라서, 아래에서 제2 NMOS(1320) 설명시 제2 NMOS(1320)의 드레인도 도면부호 1312로 인용하도록 한다.

수광부(1340)의 일단은 기준 전압 V_ref에 연결되며, 타단은 제4 NMOS(1370)의 드레인(1371)에 연결된다. 수광부(1340)는 빛에 따라 출력되는 광전류가 바뀌는 PC 센서이다. 또한, 수광부(1340)의 면적은 단위 화소(1300)의 면적 또는 그 이상의 크기를 가질 수 있다.

제2 NMOS(1320)의 드레인(1312) 및 소스(1322) 사이에 위치한 절연층의 상부에 제2 게이트(1323)가 위치한다. P형 기판(1350)에 N+ 불순물을 주입하여 제2 N+ 영역인 드레인(1312)와 제3 N+ 영역인 소스(1322)를 형성하며, 제2 게이트(1323)는 폴리실리콘을 증착하여 형성된다. 드레인(1312), 소스(1322), 및 제2 게이트(1323)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제2 NMOS(1320)의 드레인(1312)은 제1 NMOS(1310)의 소스(1312)와 연결된다. 또한, 제2 NMOS(1320)의 바디(1360)는 접지전압 GND(1325)에 연결된다. 이를 위해, P형 기판(1350)에 P+ 불순물을 주입하여 접지전압 GND(1325)에 연결할 노드를 형성한다. 여기서, 접지전압 GND는 제2 NMOS(1320)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.

제3 NMOS(1330)의 드레인(1332) 및 소스(1372) 사이에 위치한 절연층의 상부에 제3 게이트(1333)가 위치한다. P형 기판(1350)에 N+ 불순물을 주입하여 제4 N+ 영역인 드레인(1332)와 제5 N+ 영역인 소스(1372)를 형성하며, 제3 게이트(1333)는 폴리실리콘을 증착하여 형성된다. 드레인(1332), 소스(1372), 및 제3 게이트(1333)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제3 NMOS(1330)의 드레인(1332)은 리셋 전압 V_rst에 연결되며, 소스(1372)는 제1 게이트(1313)에 연결된다. 제3 게이트(1333)에는 리셋 신호 RST가 인가된다. 여기서, 리셋 전압 V_rst는 수광부(1340)의 특성에 따라 조절될 수 있다. 즉, 기준전압 V_ref에 의해 수광부(1340)의 광전류 변화로 생성된 전하량 변화를 커패시터 Cint에 저장하여 전압으로 변환하는 과정에서 리셋 전압 V_rst를 수광부(1340)의 특성에 맞게 조절할 수 있다. 이를 통해서 역바이어스형 PN 접합 포토 다이오드 이외에 다양한 PC 센서를 수광부로 이용할 수 있게 된다. 한편, 제3 NMOS(1330)의 소스(1372)인 제5 N+ 영역은 제4 NMOS(1370)의 드레인으로 동작한다. 따라서, 아래에서 제4 NMOS(1370) 설명시 제4 NMOS(1370)의 드레인도 도면부호 1372로 인용하도록 한다.

제4 NMOS(1370)의 드레인(1371) 및 소스(1372) 사이에 위치한 절연층의 상부에 제4 게이트(1373)가 위치한다. P형 기판(1350)에 N+ 불순물을 주입하여 제5 N+ 영역인 소스(1372)와 제6 N+ 영역인 드레인(1371)을 형성하며, 제4 게이트(1373)는 폴리실리콘을 증착하여 형성된다. 드레인(1371), 소스(1372), 및 제4 게이트(1373)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제4 NMOS(1370)의 드레인(1371)은 수광부(1340)의 타단에 연결되며, 소스(1372)는 제1 게이트(1313)에 연결된다. 제4 게이트(1373)에는 제어신호 TRF가 인가된다. 한편, 제4 NMOS(1370)는 생략될 수도 있다.

단위 화소(1300)의 동작은 다음과 같다. 제2 NMOS(1320)와 동일한 기판상에 형성된 제1 NMOS(1310)의 드레인(1311)에 전원전압 VDD를 인가하면, 제1 게이트(1313)의 하부에 위치한 절연층 아래에 N 형 채널이 제1 NMOS(1310)의 드레인(1311)와 소스(1312) 사이에 유도된다.

여기서, 기준전압 V_ref은 수광부(1340)의 동작 특성에 따라 결정될 수 있다. 도 11b에 도시된 구조는 제1 NMOS(1310)의 바디가 접지전압 GND(1325)에 연결되어 있으므로, 수광부(1340)는 기준전압 V_ref에 의해서만 조정되어 제1 NMOS(1310)가 선형 동작 구간에서 동작하여야 한다.

인티그레이션 기간을 조절하는 제어신호 TRF가 입력되면, 입사되는 빛에 의해 기준전압 V_ref가 인가된 수광부(1340)로부터 출력되는 전류량이 변화된다. 인티그레이션 기간 동안 출력된 전류는 커패시터 Cint에 저장된다. 인티그레이션 기간이 완료되어 제어신호 TRF가 턴오프되면, 제1 샘플링이 수행된다. 제1 샘플링시, 커패시터 Cint 양단에 걸리는 전압이 소스 팔로워 앰프로 동작하는 제1 NMOS(1310)의 제1 게이트(1313)에 인가되어 제1 화소 전압이 출력된다. 1차 샘플링이 완료된 후, 제2 샘플링이 수행된다. 제2 샘플링시 제어신호 RST가 제3 게이트(1333)에 입력되어 커패시터 Cint가 리셋된다. 커패시터 Cint가 리셋된 후 출력되는 제2 화소 전압이 출력된다. 출력된 제1 화소 전압과 제2 화소 전압의 차이 값을 이용하여 이미지를 생성한다.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100, 200, 600, 700, 800, 900, 1000, 1300 : 단위 화소