降低单元接触缺陷的制造方法及半导体存储器
专利汇可以提供降低单元接触缺陷的制造方法及半导体存储器专利检索，专利查询，专利分析的服务。并且本 发明 揭示一种降低单元 接触 缺陷 的制造方法及 半导体 存储器 ，方法包括提供衬底，并在衬底上的位线结构、有源区和 浅沟槽隔离 结构的表面上沉积形成第一接触层，第一接触层在相邻位线结构之间形成第一凹槽；在第一接触层上沉积形成第二接触层，第二接触层在所述第一凹槽处形成第二凹槽；去除位线结构顶部和第二凹槽底部的第二接触层，露出第一接触层；过度 刻蚀 第一接触层，以露出位线结构和浅沟槽隔离结构的顶部，并在第二凹槽中填充接触间隔材料，以间隔单元接触；半导体存储器包括上述方法制备的单元接触。本发明的第二接触层用作保护层，以使在过度刻蚀第一接触层时，减少对浅沟槽隔离结构两侧 硅 的刻蚀，减少单元接触的缺陷。，下面是降低单元接触缺陷的制造方法及半导体存储器专利的具体信息内容。
1.一种半导体存储器中降低单元接触缺陷的制造方法，其特征在于，包括：
提供衬底，所述衬底包括形成在所述衬底中的多个有源区、隔离各所述有源区的浅沟槽隔离结构、部分形成在所述有源区中的多条字线、以及部分形成在所述有源区上且位于两条所述字线之间的多个位线结构；
沉积第一接触材料在所述位线结构表面、相邻所述位线结构之间的所述有源区表面和所述浅沟槽隔离结构表面上，以形成第一接触层，其中，所述第一接触层在相邻所述位线结构之间形成第一凹槽；
沉积第二接触材料在所述第一接触材料上，以形成第二接触层，其中，所述第二接触层在所述第一凹槽处形成第二凹槽；所述第二凹槽的底部与所述浅沟槽隔离结构对准，所述第二凹槽底部的宽度小于所述浅沟槽隔离结构的宽度，以及在相同刻蚀条件下所述第二接触材料刻蚀速率比所述第一接触材料的刻蚀速率慢；
去除所述位线结构顶部和所述第二凹槽底部的所述第二接触层，以露出位于所述位线结构顶部的所述第一接触层和位于所述第一凹槽底部对准于所述浅沟槽隔离结构的所述第一接触层，部分的所述第二接触层仍位于所述第一接触层在所述位线结构之间的侧面；
过度刻蚀位于位线结构顶端的所述第一接触层以及过度刻蚀所述第二凹槽底部的所述第一接触层，以露出所述位线结构顶部和所述浅沟槽隔离结构的顶部；以及在所述第二凹槽中填充接触间隔材料，以形成在所述浅沟槽隔离结构上且间隔单元接触的间隔结构。
2.根据权利要求1所述的制造方法，其特征在于，在所述第二凹槽中填充接触间隔材料的步骤包括：
形成第一间隔层于所述浅沟槽隔离结构上方两侧，以覆盖所述第一接触层和所述第二接触层显露的表面，且所述第一间隔层形成开口；以及
形成第二间隔层于所述第一间隔层上，以填充所述第一间隔层开口；所述制造方法还包括：
向下刻蚀所述第一接触层和所述第二接触层上端面，以形成接触开口，并在所述接触开口内填充金属材料，以形成金属接触层，所述单元接触包括所述第一接触层、所述第二接触层及所述金属接触层。
3.根据权利要求1所述的制造方法，其特征在于，在去除所述位线结构顶部和所述第二凹槽底部的所述第二接触材料之前，所述制造方法还包括：
在所述第二接触层上沉积第三接触材料，以形成第三接触层，所述第三接触层填充所述第二凹槽；以及
去除所述位线结构顶部和所述第二凹槽底部的所述第二接触层的步骤还包括：
刻蚀所述位线结构顶部和所述第二凹槽底部的所述第三接触层，当露出所述位线结构顶部的所述第一接触层，位于所述第一凹槽底部对准于所述浅沟槽隔离结构的部分所述第一接触层以及位于所述第一凹槽侧壁的所述第二接触层亦露出。
4.根据权利要求1所述的制造方法，其特征在于，所述第二接触层的电阻高于所述第一接触层的电阻。
5.根据权利要求3所述的制造方法，其特征在于，所述第一接触材料和所述第三接触材料包括高浓度掺杂多晶硅，所述第二接触材料包括低浓度掺杂多晶硅。
6.根据权利要求1至3任一项所述的制造方法，其特征在于，所述过度刻蚀包括干法刻蚀。
7.一种降低单元接触缺陷的半导体存储器，其特征在于，包括：
衬底，所述衬底包括形成在所述衬底中的多个有源区、隔离各所述有源区的浅沟槽隔离结构、部分形成在所述有源区中的多条字线、以及部分形成在所述有源区上且位于两条所述字线之间的多个位线结构；
第一接触层，形成于相邻所述位线结构之间所述浅沟槽隔离结构两侧的有源区上，每侧所述第一接触层的截面包括L型，所述第一接触层包括覆盖所述有源区的底部，和覆盖所述位线结构侧壁的侧部；
第二接触层，形成于所述第一接触层的底部上且覆盖所述侧部的侧壁，其中，所述第二接触层的刻蚀速率小于所述第一接触层的刻蚀速率；
接触间隔结构，形成于所述浅沟槽隔离结构上方并位于所述第一接触层和所述第二接触层之间的空间，以间隔单元接触。
8.根据权利要求7所述的半导体存储器，其特征在于，所述接触间隔结构包括：
第一间隔层，形成于所述浅沟槽隔离结构上方，所述第一间隔层覆盖所述第一接触层的底部侧壁、以及所述第二接触层的侧壁，其中，所述第一间隔层的厚度小于所述浅沟槽隔离结构的宽度的1/2，以使所述第一间隔层具有开口；以及
第二间隔层，形成于第一间隔层上，用于填充所述第一间隔层的开口；
所述单元接触包括所述第一接触层、所述第二接触层及金属接触层，所述金属接触层形成于所述第一接触层顶部和所述第二接触层顶部，且所述金属接触层的顶端与所述第一间隔层顶端和第二间隔层顶端对齐。
9.根据权利要求7所述的半导体存储器，其特征在于，所述第一接触层的材料包括高浓度掺杂多晶硅，所述第二接触层的材料包括低浓度掺杂多晶硅。
10.根据权利要求7、8或9所述的半导体存储器，其特征在于，所述第二接触层的电阻高于所述第一接触层的电阻。
降低单元接触缺陷的制造方法及半导体存储器
技术领域
背景技术
元开口沉积多晶硅16，在多晶硅16上沉积一层氮化硅15，同时刻蚀多晶硅16和氮化硅15，以
形成单元接触结构，但是由于多晶硅16和氮化硅15刻蚀速率差异且氮化硅15只沉积在多晶
硅16表面，在竖直刻蚀过程中会对多晶硅16侧面造成缺陷，同时在过度刻蚀多晶硅16显露
浅沟槽隔离结构14时，也会刻蚀位于多晶硅16底部浅沟槽隔离结构14两侧的硅，造成缺陷，
此类缺陷会形成漏电路径，造成电荷存储漏电，对器件性能造成不利影响。
发明内容
位于两条所述字线之间的多个位线结构；
线结构之间形成第一凹槽；
所述第二凹槽底部的宽度小于所述浅沟槽隔离结构的宽度，以及在相同刻蚀条件下所述第
二接触材料刻蚀速率比所述第一接触材料的刻蚀速率慢；
所述第一接触层，部分的所述第二接触层仍位于所述第一接触层在所述位线结构之间的侧
面；
二接触层及所述金属接触层。
述第一接触层以及位于所述第一凹槽侧壁的所述第二接触层亦露出。
两条所述字线之间的多个位线结构；
覆盖所述位线结构侧壁的侧部；
槽隔离结构的宽度的1/2，以使所述第一间隔层具有开口；以及
第一间隔层顶端和第二间隔层顶端对齐。
率慢，可以有效保护竖直刻蚀时第二接触层侧面产生刻蚀缺陷，同时第一接触层的刻蚀速
率快，在过度刻蚀时，减少对STI两侧硅的刻蚀，减少单元接触的缺陷。
方面、实施方式和特征将会是容易明白的。
附图说明
公开的一些实施方式，而不应将其视为是对本发明范围的限制。
具体实施方式
因此，附图和描述被认为本质上是示例性的而非限制性的。
中的多条字线112、以及部分形成在所述有源区111上且位于两条所述字线112之间的多个
位线结构113，其中，所述字线112埋入式穿过有源区111，部分形成在所述有源区111中，所
述位线结构113还包括位线接触点113a上阻挡层113b和位线金属钨113c以及位线接触点
113a、阻挡层113b和位线金属钨113c两侧的隔离结构113d。
间形成第一凹槽121。
131的底部与所述浅沟槽隔离结构114对准，所述第二凹槽131底部的宽度小于所述浅沟槽
隔离结构114的宽度，以及在相同刻蚀条件下所述第二接触材料刻蚀速率比所述第一接触
材料的刻蚀速率慢。
一凹槽121底部对准于所述浅沟槽隔离结构113的所述第一接触层120，部分的所述第二接
触层仍位于所述第一接触层在所述位线结构之间的侧面。
部和所述浅沟槽隔离结构114的顶部。
存在刻蚀速率差异。第二接触层130的刻蚀速率慢，用作第一接触层120的保护层，同时有效
保护竖直刻蚀时第二接触层130侧面产生刻蚀缺陷。第一接触层120的刻蚀速率快，因此在
过度刻蚀时，显露所述浅沟槽隔离结构114即停止刻蚀，减少对浅沟槽隔离结构114两侧硅
的刻蚀，减少单元接触的缺陷。
层120、第二接触层130和金属接触层140。
隔离结构114的部分所述第一接触层120以及位于所述第一凹槽121侧壁的所述第二接触层
130亦露出。
有源区111上且位于两条所述字线112之间的多个位线结构113。
所述有源区111的底部，和覆盖所述位线结构113侧壁的侧部。
度小于所述浅沟槽隔离结构114的宽度的1/2，以使第一间隔层150具有开口。
刻蚀速率差异，第二接触层130的刻蚀速率慢，用作第一接触层120的保护层，同时有效保护
竖直刻蚀时第二接触层130侧面产生刻蚀缺陷，由于第一接触层120的刻蚀速率快，在过度
刻蚀时，显露所述浅沟槽隔离结构114即停止刻蚀，减少对浅沟槽隔离结构114两侧硅的刻
蚀，减少单元接触的缺陷。
这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保
护范围为准。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的
方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或
元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。
接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以
是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可
以根据具体情况理解上述术语在本发明中的具体含义。
们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征
在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第
二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第
一特征水平高度小于第二特征。
且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，
这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的
关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以
意识到其他工艺的应用和/或其他材料的使用。
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