半导体装置封装件和制造半导体装置封装件的方法
阅读：919发布：2024-01-09
专利汇可以提供半导体装置封装件和制造半导体装置封装件的方法专利检索，专利查询，专利分析的服务。并且一种 半导体 衬底包含介电层、第一导电层、第一阻挡层和导电柱。所述介电层具有第一表面和与所述第一表面相对的第二表面。所述第一导电层邻近于所述介电层的所述第一表面安置。所述第一阻挡层安置于所述第一导电层上。所述导电柱安置于所述第一阻挡层上。所述导电柱的宽度等于或小于所述第一阻挡层的宽度。，下面是半导体装置封装件和制造半导体装置封装件的方法专利的具体信息内容。
1.一种半导体衬底，包括：
介电层，具有第一表面和与所述第一表面相对的第二表面；
第一导电层，邻近于所述介电层的所述第一表面安置；
第一阻挡层，安置于所述第一导电层上；和
导电柱，安置于所述第一阻挡层上，
其中所述导电柱的宽度等于或小于所述第一阻挡层的宽度。
2.根据权利要求1所述的半导体衬底，其中
所述导电柱具有与所述第一阻挡层接触的第一表面和与所述第一表面相对的第二表面；且
所述导电柱的所述第一表面与所述介电层的所述第一表面大体上共面。
3.根据权利要求2所述的半导体衬底，进一步包括安置于所述导电柱的所述第二表面上的导电接触件。
4.根据权利要求1所述的半导体衬底，其中所述导电柱在所述介电层的所述第一表面上的突出区域包含在所述第一阻挡层在所述介电层的所述第一表面上的突出区域中。
5.根据权利要求1所述的半导体衬底，其中所述第一阻挡层具有与所述导电柱接触的第一表面，且所述第一阻挡层的所述第一表面从所述介电层暴露。
6.根据权利要求5所述的半导体衬底，其中所述第一导电层安置于所述介电层内，且所述第一阻挡层的所述第一表面与所述介电层的所述第一表面大体上共面。
7.根据权利要求1所述的半导体衬底，其中所述导电柱包含：
第二导电层，与所述第一阻挡层接触；
第二阻挡层，安置于所述第二导电层上；和
第三导电层，安置于所述第二阻挡层上。
8.根据权利要求7所述的半导体衬底，其中
所述第二导电层和所述第三导电层包含：金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)或其合金；或
所述第二阻挡层包含：镍(Ni)、钛(Ti)、钨(W)或其合金。
9.根据权利要求7所述的半导体衬底，其中所述第二导电层的宽度、所述第二阻挡层的宽度和所述第三导电层的宽度大体上相同。
10.根据权利要求7所述的半导体衬底，其中
所述第二导电层的厚度在约3微米(μm)到约20μm的范围内；
所述第二阻挡层的厚度在约1μm到约5μm的范围内；且
所述第三导电层的厚度在约1μm到约3μm的范围内。
11.根据权利要求1所述的半导体衬底，其中所述第一导电层安置于所述介电层的所述第一表面上。
12.根据权利要求1所述的半导体衬底，其中所述第一阻挡层包含：Ni、Ti、W或其合金。
13.根据权利要求1所述的半导体衬底，其中所述第一阻挡层的厚度在约1μm到约5μm的范围内。
14.一种半导体装置封装件，包括：
衬底，具有第一表面和与所述第一表面相对的第二表面，所述衬底包含第一导电层，邻近于所述衬底的所述第一表面安置；
第一阻挡层，安置于所述第一导电层上；和
导电柱，安置于所述第一阻挡层上，
其中所述导电柱的宽度等于或小于所述第一阻挡层的宽度；
电子组件，安置于所述衬底的所述第二表面上且电连接到所述第一导电层。
15.根据权利要求14所述的半导体装置封装件，进一步包括所述电子组件与所述衬底的所述第二表面之间的底部填充物。
16.根据权利要求15所述的半导体装置封装件，进一步包括安置于所述衬底的所述第二表面上且覆盖所述电子组件和所述底部填充物的封装体。
17.根据权利要求14所述的半导体装置封装件，其中所述导电柱在所述衬底的所述第一表面上的突出区域包含在所述第一阻挡层在所述衬底的所述第一表面上的突出区域中。
18.根据权利要求14所述的半导体装置封装件，其中所述第一阻挡层具有与所述导电柱接触的第一表面，且所述第一阻挡层的所述第一表面与所述衬底的所述第一表面大体上共面。
19.根据权利要求14所述的半导体装置封装件，其中所述导电柱包含：
第二导电层，与所述第一阻挡层接触；
第二阻挡层，安置于所述第二导电层上；和
第三导电层，安置于所述第二阻挡层上。
20.根据权利要求19所述的半导体装置封装件，其中所述第二导电层的宽度、所述第二阻挡层的宽度和所述第三导电层的宽度大体上相同。
21.根据权利要求14所述的半导体装置封装件，其中所述第一阻挡层包含：Ni、Ti、W或其合金。
22.一种用于制造半导体装置封装件的方法，所述方法包括：
(a)形成阻挡层，所述阻挡层具有第一表面和与所述第一表面相对的第二表面；
(b)在所述阻挡层的所述第一表面上形成第一导电层；
(c)形成介电层以覆盖所述阻挡层和所述第一导电层以及暴露所述阻挡层的所述第二表面；和
(d)在所述阻挡层的所述第二表面上形成导电柱。
23.根据权利要求22所述的方法，其中所述阻挡层和所述第一导电层通过光刻技术形成。
24.根据权利要求22所述的方法，其中操作(d)进一步包括：
在所述介电层的与所述阻挡层的所述第二表面大体上共面的表面上形成第二导电层；
和
蚀刻所述第二导电层的一部分，使得所述第二导电层的宽度等于或小于所述阻挡层的宽度。
半导体装置封装件和制造半导体装置封装件的方法
技术领域
[0001] 本公开大体上涉及一种半导体装置封装件和制造半导体装置封装件的方法，以及涉及包含阻挡结构的半导体装置封装件和制造半导体装置封装件的方法。
背景技术
[0002] 半导体装置封装件可包含将电子组件电连接到衬底的焊球。当在衬底上形成焊接接触件时，可能会发生渗出(例如，在回流过程期间)，这将会在两个导电衬垫之间引起不希望的短路(即，桥接)。为了避免桥接问题，应使用防焊剂。然而，防焊剂的使用会增大半导体装置封装件的制造成本和厚度。另外，由于，防焊剂与衬底之间的热膨胀系数(CTE)不匹配，因此将会发生翘曲问题，这可进一步在防焊剂与衬底之间的接口处引起脱层。发明内容
[0003] 在一或多个实施例中，半导体衬底包含介电层、第一导电层、第一阻挡层和导电柱。介电层具有第一表面和与第一表面相对的第二表面。第一导电层邻近于介电层的第一表面安置。第一阻挡层安置于第一导电层上。导电柱安置于第一阻挡层上。导电柱的宽度等于或小于第一阻挡层的宽度。
[0004] 在一或多个实施例中，半导体装置封装件包含衬底和电子组件。衬底具有第一表面和与第一表面相对的第二表面。衬底具有第一导电层、第一阻挡层和导电柱。第一导电层邻近于衬底的第一表面安置。第一阻挡层安置于第一导电层上。导电柱安置于第一阻挡层上。导电柱的宽度等于或小于第一阻挡层的宽度。电子组件安置于衬底的第二表面上且电连接到第一导电层。
[0005] 在一或多个实施例中，一种用于制造半导体装置封装件的方法包含：(a)形成阻挡层，所述阻挡层具有第一表面和与第一表面相对的第二表面；(b)在阻挡层的第一表面上形成第一导电层；(c)形成介电层以覆盖阻挡层和第一导电层以及暴露阻挡层的第二表面；和(d)在阻挡层的第二表面上形成导电柱。附图说明
[0006] 当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。
[0007] 图1A说明根据本公开的一些实施例的半导体装置封装件的横截面视图。
[0008] 图1B说明根据本公开的一些实施例的图1A中的半导体装置封装件的一部分的放大视图。
[0009] 图2说明根据本公开的一些实施例的半导体装置封装件的横截面视图。
[0010] 图3说明根据本公开的一些实施例的半导体装置封装件的横截面视图。
[0011] 图4说明根据本公开的一些实施例的半导体装置封装件的横截面视图。
[0012] 图5说明根据本公开的一些实施例的半导体装置封装件的横截面视图。
[0013] 图6说明根据本公开的一些实施例的半导体装置封装件的横截面视图。
[0014] 图7说明根据本公开的一些实施例的电气装置的横截面视图。
[0015] 图8A、图8B、图8C、图8D、图8E、图8F和图8F'说明根据本公开的一些实施例的制造半导体装置封装件的方法。
[0016] 图9A说明根据本公开的一些实施例的半导体装置封装件。
[0017] 图9B说明根据本公开的一些实施例的半导体装置封装件。
[0018] 贯穿图式和详细描述使用共同参考数字来指示相同或相似元件。根据以下结合附图作出的详细描述将容易理解本公开。
具体实施方式
[0020] 衬底10可以是例如印刷电路板，例如纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底10可包含互连结构，例如重新分布层(RDL)或接地元件。在一些实施例中，衬底10是半导体衬底。在一些实施例中，衬底10的表面101被称为第二表面且衬底的表面102被称为第一表面。在一些实施例中，衬底10的厚度为约5微米(μm)到约20μm。
[0021] 在一些实施例中，如图1B中所示出，其说明衬底10和导电柱11的一部分的放大视图，衬底10包含导电层10r、阻挡层10b和介电层10d。导电层10r邻近于衬底10的表面102(或介电层10d的表面102)安置且安置于介电层10d内。导电层10r具有背对导电柱11的表面10r1和与表面10r1相对的表面10r2。在一些实施例中，导电层10r充当衬底10的RDL以提供电连接。在一些实施例中，导电层10r由以下各项形成或包含以下各项：金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，导电层10r的厚度为约1μm到约3μm。
[0022] 阻挡层10b安置于导电层10r的表面10r2上。在一些实施例中，阻挡层10b与导电层10r的表面10r2接触。在一些实施例中，阻挡层10b与第一金属层14a共形。举例来说，如图1B中所示出，导电层10r和阻挡层10b具有共同宽度D11。在一些实施例中，阻挡层10b的表面
10b2与衬底10的表面102大体上共面。在一些实施例中，阻挡层10b包含钛(Ti)、镍(Ni)、钨(W)、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，阻挡层10b的厚度为约1μm到约5μm。
10b2与衬底10的表面102大体上共面。在一些实施例中，阻挡层10b包含钛(Ti)、镍(Ni)、钨(W)、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，阻挡层10b的厚度为约1μm到约5μm。
[0023] 介电层10d覆盖导电层10r的一部分和阻挡层10b的一部分。在一些实施例中，介电层10d可包含有机材料、焊接掩模、聚酰亚胺(PI)、环氧树脂、味之素堆积膜(ABF)、一或多个模制化合物、一或多个预浸复合纤维(例如，预浸纤维)、硼磷硅玻璃(BPSG)、氧化硅、氮化硅、氮氧化硅、未掺杂硅酸盐玻璃(USG)，其任何组合等。模制化合物的实例可包含但不限于包含分散在其中的填料的环氧树脂。预浸纤维的实例可包含但不限于通过堆叠或层压一或多个预浸材料或片材而形成的多层结构。在一些实施例中，介电层10d可包含无机材料，例如硅、陶瓷等。
[0024] 导电柱11安置于衬底10的表面102上。在一些实施例中，导电柱11安置于阻挡层10b的表面10b2上。在一些实施例中，导电柱11与阻挡层10b接触。举例来说，导电柱11具有与阻挡层10b的表面10b2接触的表面111。在一些实施例中，导电柱11的表面111与衬底10的表面102大体上共面。在一些实施例中，导电柱11的宽度D12小于或等于阻挡层10b和/或导电层10r的宽度D11。举例来说，导电柱11在介电层10d的表面102上的突出区域包含在阻挡层10b在介电层10d的表面102上的突出区域中。
[0025] 在一些实施例中，导电柱11包含导电层11a、阻挡层11b和焊接层11c。导电层11a安置于阻挡层10b的表面10b2上。阻挡层11b邻近于导电层11a安置或与导电层11a接触。焊接层11c邻近于阻挡层11b安置或与阻挡层11b接触。在一些实施例中，导电层11a、阻挡层11b和焊接层11c具有共同宽度D12。在一些实施例中，导电层11a由以下各项形成或包含以下各项：Au、Ag、Cu、Pt、Pd、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，阻挡层11b由以下各项形成或包含以下各项：Ni、Ti、W、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，焊接层11c由以下各项形成或包含以下各项：Au、Ag、Cu、Pt、Pd、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，导电层11a的厚度为约3μm到约20μm，阻挡层11b的厚度为约1μm到约5μm，且焊接层11c的厚度为约1μm到约3μm。
[0026] 电接触件16(例如，焊球或焊接凸块)安置于导电柱11的表面112上(例如，焊接层11c的表面112上)以在半导体装置封装件1与其它电路或电路板之间提供电连接。在一些实施例中，电接触件16是可控塌陷芯片连接(C4)凸块、球形网格阵列(BGA)或焊盘网格阵列(LGA)。在一些实施例中，电接触件16的直径为约25μm到约100μm。在一些实施例中，导电柱
11可省略且电接触件16直接安置于阻挡层10b的表面10b2上。在一些实施例中，导电柱11和电接触件16可用于扇入结构、扇出结构或扇入和扇出结构的组合。
11可省略且电接触件16直接安置于阻挡层10b的表面10b2上。在一些实施例中，导电柱11和电接触件16可用于扇入结构、扇出结构或扇入和扇出结构的组合。
[0027] 如上文所提及，当在衬底上形成焊接接触件时，可能会发生渗出(例如，在回流过程期间)，这将会在两个导电衬垫之间引起不希望的短路(即，桥接)。在一些现有途径中，应使用防焊剂来避免桥接问题。然而，防焊剂的使用会增大半导体装置封装件的制造成本和厚度。另外，由于防焊剂与衬底之间的CTE不匹配，因此将会发生翘曲和/或脱层问题。根据实施例，如图1A和1B中所示出，通过将阻挡层10b安置于导电层10r上以覆盖导电层10r，可在不使用防焊剂的情况下消除渗出问题，这将会减小半导体装置封装件1的制造成本和厚度。另外，也可消除翘曲和脱层问题。
[0028] 返回参考图1A，衬底10可包含用以暴露导电层10r的凹陷或空腔。导电层12r安置于衬底10的表面101上。在一些实施例中，导电层12r可延伸到衬底10的凹陷或空腔中且电连接到导电层10r以在衬底10的表面101与衬底10的表面102之间提供电连接。在一些实施例中，导电层12r的线距(L/S)等于或小于约2μm/2μm。
[0029] 钝化层12安置于衬底10的表面101上以覆盖导电层12r。在一些实施例中，钝化层12也安置于衬底10的凹陷或空腔内。在一些实施例中，钝化层12包含凹陷或空腔且球下金属化物(UBM)13b可安置于凹陷或空腔内以电连接到导电层12r。在一些实施例中，钝化层10包含氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧、氧化铪、另一氧化物、另一氮化物，或其两个或多于两个的组合。在一些实施例中，取决于各种实施例的规范，钝化层12可由焊接掩模液体(例如，呈油墨形式)或膜替换。在一些实施例中，钝化层12的厚度为约5μM到约20μm。
[0030] 电子组件13安置于钝化层12上且通过UBM 13b和导电接触件13a(例如，微凸块)电连接到衬底10上的导电层12r。电子组件13可包含芯片或裸片，包含半导体衬底、一或多个集成电路装置和/或安置于其中的一或多个上覆互连结构。集成电路装置可包含例如晶体管等有源装置和/或例如电阻器、电容器、电感器等无源装置，或其两个或多于两个的组合。在一些实施例中，电子组件13的数目可取决于不同设计要求而改变。举例来说，半导体装置封装件1可包含位于钝化层12上且电连接到导电层12r的N个电子组件，其中N是整数。
[0031] 在一些实施例中，电子组件13的电接触件13a可由底部填充物13u覆盖或包封。在一些实施例中，底部填充物13u包含环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其两个或多于两个的组合。在一些实施例中，取决于不同实施例的规范，底部填充物13u可以是毛细管底部填充物(CUF)、经模制底部填充物(MUF)或分配凝胶。在一些实施例中，底部填充物13u可省略。
[0032] 封装体14安置于钝化层12上且覆盖电子组件13和底部填充物13u。如图1A中所示出，封装体14的顶表面141与电子组件13的背面表面131大体上共面。举例来说，电子组件13的背面表面131从封装体14暴露。或者，封装体14可覆盖电子组件13的背面表面131。在一些实施例中，封装体14包含例如一或多个有机材料(例如，模制化合物、双马来酰亚胺三嗪(BT)、PI、聚苯并噁唑(PBO)、防焊剂、ABF、聚丙烯(PP)、环氧基材料，或其两个或多于两个的组合)、无机材料(例如，硅、玻璃、陶瓷、石英，或其两个或多于两个的组合)、液膜材料或干膜材料，或其两个或多于两个的组合。在一些实施例中，封装体14可以是分配凝胶。
[0033] 图2说明根据本公开的一些实施例的半导体装置封装件2的横截面视图。半导体装置封装件2类似于图1A中的半导体装置封装件1，除了半导体装置封装件2的导电接触件26覆盖导电柱21的侧壁。导电柱21安置于阻挡层10b的表面10b2上。在一些实施例中，导电柱21与阻挡层10b接触。导电柱21类似于半导体装置封装件1的导电柱11，除了导电柱21的阻挡层21b覆盖导电层21a且焊接层21c覆盖阻挡层21b。
[0034] 图3说明根据本公开的一些实施例的半导体装置封装件3的横截面视图。半导体装置封装件3类似于图1A中的半导体装置封装件1，除了半导体装置封装件3进一步包含安置于封装体14的顶表面141上的膜31和电子组件13的背面表面131。膜31可用于消除或减轻半导体装置封装件13的翘曲问题或加强电子组件13的散热。在一些实施例中，膜31由金属材料形成，所述金属材料例如Cu、Ni、Ti、W、Pt、其它金属或合金，或其两个或多于两个的组合。在一些实施例中，膜31由非金属材料形成，所述非金属材料例如PI、ABF、环氧树脂、模制化合物或焊接掩模油墨。
[0035] 图4说明根据本公开的一些实施例的半导体装置封装件4的横截面视图。半导体装置封装件4类似于图1A中的半导体装置封装件1，除了半导体装置封装件4进一步包含安置于钝化层12上的钝化层42。钝化层12具有用以暴露导电层12r的凹陷或空腔。钝化层42具有安置于其上且安置于凹陷或空腔内以电连接到导电层12r的导电层42r。钝化层42具有用以暴露导电层42r的凹陷或空腔。电子组件13通过电接触件13a和UBM13b连接到导电层42。在一些实施例中，钝化层42和钝化层12由相同材料形成。或者，钝化层42和钝化层12由不同材料形成。
[0036] 图5说明根据本公开的一些实施例的半导体装置封装件5的横截面视图。半导体装置封装件5类似于图1A中的半导体装置封装件1，且它们之间的差异包含半导体装置封装件5并不包含底部填充物且半导体装置封装件5进一步包含安置于衬底10的表面102上的电子组件53。电子组件53通过导电接触件53a(例如，微凸块)电连接到阻挡层10b。电子组件53可包含芯片或裸片，包含半导体衬底、一或多个集成电路装置和/或安置于其中的一或多个上覆互连结构。集成电路装置可包含例如晶体管等有源装置和/或例如电阻器、电容器、电感器等无源装置，或其两个或多于两个的组合。
[0037] 图6说明根据本公开的一些实施例的半导体装置封装件6的横截面视图。半导体装置封装件6类似于图1A中的半导体装置封装件1，除了在图1A中，电子组件13通过导电接触件13a和UBM 13b电连接到衬底10，而在图6中，电子组件13通过接合导线13w1和13w2电连接到衬底10。背面表面131通过粘合层13h(例如，凝胶)附接到衬底10。在一些实施例中，接合导线13w2将电子组件13的有源侧132电连接到衬底10的表面101上的导电衬垫。在一些实施例中，接合导线13w1将电子组件13的有源侧132电连接到邻近于衬底10的表面102的导电层10r。
[0038] 图7说明根据本公开的一些实施例的电气装置7的横截面视图。电气装置7包含半导体装置封装件70、衬底71和印刷电路板(PCB)72。半导体装置封装件70可以是如图1A、2、3、4、5和6中所示出的半导体装置封装件1、2、3、4、5和6中的任一个，或任何其它半导体装置封装件。半导体装置封装件70通过电接触件71a(例如，C4凸块)电连接到衬底71，且衬底71通过电接触件72a(例如，焊球)电连接到PCB 72。在一些实施例中，衬底71可包含与如图1A中所示出的衬底10类似的结构。
[0039] 图8A、图8B、图8C、图8D、8E、8F和8F'是根据本公开的一些实施例的在各种阶段处构造的半导体结构的横截面视图。已经简化了这些图中的至少一些，以更好的理解本公开的方面。
[0040] 参考图8A，提供载体89且Ti层89a通过胶粘剂(或离型膜)89h附接到载体89。Ti层89a用于促进后续过程。在一些实施例中，Ti层89a可省略。导电层11a'(例如，晶种层)通过物理气相沉积(PVD)或其它合适的过程形成于Ti层89上。在一些实施例中，导电层包含Ti和Cu合金(Ti/Cu)或其它合适的材料。
[0041] 阻挡层10b和导电层10r接着形成于导电层11a'上。在一些实施例中，阻挡层10b和导电层10r可通过光刻过程形成。举例来说，光阻通过例如涂布而形成于导电层11a'上；接着对光阻实行曝光过程和显影过程以限定用以暴露导电层11a'的一或多个开口；阻挡层10b和导电层10r通过例如镀敷而形成于开口内且形成于导电层11a'的暴露部分上；且光阻被从导电层11a'移除。
[0042] 参考图8B，介电层10d(或钝化层)形成于导电层11a'上以覆盖导电层10r和阻挡层10b。介电层10d可包含用以暴露导电层10r的一或多个开口10h。晶种层12s和导电层12r形成于介电层10d上且形成于开口10h内以电连接到导电层10r。在一些实施例中，介电层10d通过涂布形成且介电层10d的开口10h可通过光刻过程形成。在一些实施例中，晶种层12s和导电层12r通过光刻过程形成。举例来说，晶种层被形成以充分地覆盖介电层10d的顶表面且形成于介电层10d的开口10h内；光阻通过例如涂布而形成于晶种层上；对光阻实行显影过程以形成用以暴露晶种层的一部分的一或多个开口；导电层通过例如镀敷而形成于晶种层的暴露部分上；且接着移除光阻和由光阻覆盖的晶种层的一部分以形成导电层12r。
[0043] 参考图8C，钝化层12形成于介电层10d上以覆盖导电层12r。在一些实施例中，钝化层12通过涂布或其它合适的过程形成。一或多个开口通过例如光刻技术形成以暴露导电层12r的一部分。导电层13b(例如，UBM)形成于开口内且电接触件13a接着形成于导电层13b上。在一些实施例中，导电层13b和电接触件13a可通过类似于用于形成导电层12r或导电层
10r的过程的光刻过程形成。
10r的过程的光刻过程形成。
[0044] 参考图8D，电子组件13通过接合过程电连接到电接触件13a。底部填充物13u被形成以覆盖电子组件13的电接触件13a。封装体14通过任何合适的模制过程形成以覆盖电子组件13和底部填充物13u。除了胶粘剂89h和Ti层89a之外的载体被从导电层11a'移除以暴露导电层11a'。
[0045] 参考图8E，阻挡层11b和焊接层11c通过例如类似于用于形成导电层10r或导电层12r的过程的光刻过程形成于导电层11a'上。焊料16'形成于焊接层11c上。
[0046] 参考图8F，导电层11a'的上面未安置阻挡层11b或焊接层11c的一部分被移除以形成导电柱11(包含导电层11a、阻挡层11b和焊接层11c)。在一些实施例中，导电层11a'的部分可通过例如蚀刻或其它合适的过程而移除。在一些实施例中，在蚀刻过程期间，导电柱11的侧壁的一部分也可被移除以形成如图8F'中所示出的凹陷11r。接着，实行回流过程以形成电接触件16(例如，焊球)。
[0047] 图9A和图9B说明根据本公开的一些实施例的不同类型的半导体装置封装件。
[0048] 如图9A中所示出，多个芯片或裸片90置于正方形形状的载体91上。在一些实施例中，载体91可包含有机材料(例如，模制化合物、BT、PI、PBO、防焊剂、ABF、PP、环氧基材料，或其两个或多于两个的组合)或无机材料(例如，硅、玻璃、陶瓷、石英，或其两个或多于两个的组合)。
[0049] 如图9B中所示出，多个芯片或裸片90置于圆形形状的载体92上。在一些实施例中，载体92可包含有机材料(例如，模制化合物、BT、PI、PBO、防焊剂、ABF、PP、环氧基材料，或其两个或多于两个的组合)或无机材料(例如，硅、玻璃、陶瓷、石英，或其两个或多于两个的组合)。
[0050] 如本文中所使用，术语“大约”、“大体上”、“大量”和“约”用于描述和考虑小的变化。当与事件或情形结合使用时，术语可指代其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％的变化范围。举例来说，如果两个数值之间的差小于或等于值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％，那么可认为所述两个数值“大体上”或“约”相同。举例来说，“大体上”平行可指代相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或者小于或等于±
0.05°的角度变化范围。举例来说，“大体上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或者小于或等于±0.05°的角度变化范围。
0.05°的角度变化范围。举例来说，“大体上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或者小于或等于±0.05°的角度变化范围。
[0051] 如果两个表面之间的移位不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面共面或大体上共面。
[0052] 如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代传送电流的能力。导电材料通常指示对电流流动呈现极少或零对抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于大约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度变化。除非另外指定，否则在室温下测量材料的电导率。
[0053] 除非上下文另外清楚地规定，否则如本文中所使用，单数术语“一(a/an)”和“所述”可包含复数个指示物。在一些实施例的描述中，设置“于”另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件实体接触)的状况以及一或多个介入组件位于前一组件与后一组件之间的状况。
[0054] 虽然已经参考本公开的具体实施例描述且说明了本公开，但是这些描述和说明并不限制本公开。所属领域的技术人员可清晰地理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可进行各种改变，且可在实施例内取代等效组件。图解可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改意图在所附权利要求书的范围内。虽然已经参考按特定次序进行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序及分组并非本公开的限制。
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