技术领域
[0001] 本
发明涉及
半导体制造领域，尤其涉及一种金属栅极的形成方法。
背景技术
[0002] 随着技术
节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，
现有技术提供一种将金属栅极替代多晶
硅栅极的解决方案。其中，“后栅极(gate last)”工艺为形成金属栅极的一个主要工艺。
[0003]
专利公开号为CN101438389A的中国专利
申请提供一种使用“后栅极”工艺形成金属栅极的方法，包括：提供基底，所述基底上形成有替代栅结构、及位于所述基底上
覆盖所述替代栅结构的层间介质层；以所述替代栅结构作为停止层，对所述层间介质层进行化学机械
抛光工艺；除去所述替代栅结构后形成沟槽；最后对所述沟槽填充介质和金属，以形成栅介质层和金属栅
电极层。
[0004] 实际应用中发现，通过上述技术方案形成的半导体器件的可靠性较低。
发明内容
[0005] 本发明解决的问题是提供一种金属栅极的形成方法，以解决采用现有技术形成的半导体器件可靠性较低的问题。
[0006] 为解决上述问题，本发明提供一种金属栅极的形成方法，包括：
[0007] 提供基底，所述基底上形成有替代栅结构，所述替代栅结构包括依次位于基底上的栅介质层和替代栅电极层，所述替代栅结构两侧形成有位于基底表面的侧墙；
[0008] 在所述基底上形成介质层，所述介质层表面与替代栅电极层表面齐平；
[0009] 去除部分厚度的替代栅电极层，形成沟槽；
[0010] 修正所述沟槽，使得所述沟槽的顶部尺寸大于底部尺寸；
[0011] 去除剩余厚度的替代栅电极层；
[0012] 对所述沟槽填充金属，形成金属栅电极层。
[0013] 可选的，所述部分厚度的替代栅电极层为所述替代栅电极层厚度的25％～80％。
[0014] 可选的，所述替代栅电极层的厚度范围为
[0015] 可选的，所述栅介质层的厚度范围为
[0016] 可选的，所述替代栅电极层为
多晶硅、锗、锗化硅、氮化硅或
氧化硅中的一种或组合。
[0017] 可选的，所述部分厚度的替代栅电极层的去除方法可以为干法
刻蚀或者湿法刻蚀。
[0018] 可选的，所述剩余厚度的替代栅电极层的去除方法可以为
干法刻蚀或者湿法刻蚀。
[0019] 可选的，所述沟槽的修正工艺为溅射工艺或者反应离子刻蚀工艺。
[0020] 本发明还提供一种金属栅极的形成方法，包括：
[0021] 提供基底，所述基底上形成有替代栅结构，所述替代栅结构包括依次位于基底上的栅介质层和替代栅电极层，所述替代栅结构两侧形成有位于基底表面的侧墙；
[0022] 在所述基底上形成介质层，所述介质层表面与替代栅电极层表面齐平；
[0023] 去除部分厚度的替代栅电极层，形成沟槽；
[0024] 修正所述沟槽，使得所述沟槽的顶部尺寸大于底部尺寸；
[0025] 去除剩余厚度的替代栅电极层和栅介质层；
[0026] 对所述沟槽填充高K介质和金属，形成金属栅极。
[0027] 可选的，所述部分厚度的替代栅电极层为所述替代栅电极层厚度的25％～80％。
[0028] 可选的，所述替代栅电极层的厚度范围为
[0029] 可选的，所述栅介质层的厚度范围为
[0030] 可选的，所述替代栅电极层为多晶硅、锗、锗化硅、氮化硅或氧化硅中的一种或组合。
[0031] 可选的，所述部分厚度的替代栅电极层的去除方法可以为干法刻蚀或者湿法刻蚀。
[0032] 可选的，所述剩余厚度的替代栅电极层的去除方法可以为干法刻蚀或者湿法刻蚀。
[0033] 可选的，所述沟槽的修正工艺为溅射工艺或者反应离子刻蚀工艺。
[0034] 与现有技术相比，上述方案具有以下优点：
[0035] 本发明通过对去除替代栅电极层形成的沟槽进行修正，使所述沟槽的顶部尺寸大于底部尺寸，避免沟槽填充形成的金属栅极产生空隙，提高金属栅极的
质量，进而提高金属栅极所形成的半导体器件的可靠性；
[0036] 进一步地，本发明通过去除部分厚度的替代栅电极层，保留剩余厚度的替代栅电极层，在沟槽修正工艺环境中，如溅射工艺环境或者反应离子刻蚀工艺环境，所述剩余厚度的替代栅电极层对所述基底进行保护，不受到沟槽修正工艺环境的影响，提高半导体器件的可靠性。
附图说明
[0037] 图1为本发明第一
实施例的金属栅极的形成方法流程示意图。
[0038] 图2至图7为本发明第一实施例的金属栅极的形成方法结构示意图。
[0039] 图8为本发明第二实施例的金属栅极的形成方法流程示意图。
[0040] 图9至图11为本发明第二实施例的金属栅极的形成方法结构示意图。
具体实施方式
[0041] 现有技术形成的半导体器件的可靠性较低。
发明人发现，半导体器件的可靠性较低是由于金属栅极的
电阻值较目标电阻值偏高造成，在进一步研究发现是因为所述金属栅极的填充物质内部存在空隙，所述空隙会提高金属栅极的电阻值，使其较目标电阻值偏高。
[0042] 发明人进一步发现，所述空隙形成的原因如下：现有技术中，替代栅结构的侧面垂直于基底，所以去除所述替代栅结构形成的沟槽的
侧壁也垂直于所述基底，且所述沟槽开口处的拐
角近似为直角，所以当对沟槽进行填充时，位于开口附近的沉积速率较高，越靠近底部沉积速率越低，最后将会在金属栅极内出现空隙。随着
栅极长度的减小，沟槽的尺寸也随之减小，将对沟槽填充愈发变得困难，愈加可能形成空隙。
[0043] 为解决上述的金属栅极空隙问题，发明人进行如下改进：除去替代栅结构形成沟槽后，对所述沟槽进行轮廓修正，如采用溅射工艺或者反应离子刻蚀工艺，使所述沟槽的顶部尺寸大于底部尺寸，避免沟槽填充形成的金属栅极产生空隙。
[0044] 但是发明人发现，通过上述沟槽轮廓修正工艺所形成的半导体器件，与未进行沟槽轮廓修正工艺所形成的半导体器件相比，前者器件的可靠性大大降低。
[0045] 进一步发明人发现，所述半导体器件的可靠性降低是因为除去替代栅结构形成沟槽后，所述沟槽底部完全暴露出基底表面，或仅仅保留有很薄的栅介质层作为保护层，在后续沟槽轮廓修正时，溅射工艺环境或者反应离子刻蚀工艺环境的离子会对基底造成损伤，所述损伤在基底内形成较多
缺陷，进而影响半导体器件的电学性能，降低半导体器件的可靠性。比如在具体工艺形成沟槽后，需要在所述基底上形成高K栅介质层或其他材料的栅介质层，或去除保留的栅介质层后在所述基底上形成高K栅介质层或其他材料的栅介质层。因为所述基底表面受损，将导致形成的高K栅介质层或其他材料的栅介质层与基底的
接触面不平坦，影响后续形成的金属栅极的击穿
电压，降低半导体器件的可靠性。
[0046] 为解决上述问题，本发明提供一种金属栅极的形成方法，如图1所示为本发明第一实施例的金属栅极的形成方法流程示意图，包括：
[0047] 步骤S101，提供基底，所述基底上形成有替代栅结构，所述替代栅结构包括依次位于基底上的栅介质层和替代栅电极层，所述替代栅结构两侧形成有位于基底表面的侧墙；
[0048] 步骤S102，在所述基底上形成介质层，所述介质层表面与替代栅电极层表面齐平；
[0049] 步骤S103，去除部分厚度的替代栅电极层，形成沟槽；
[0050] 步骤S104，修正所述沟槽，使所述沟槽的顶部尺寸大于底部尺寸；
[0051] 步骤S105，去除剩余的替代栅电极层；
[0052] 步骤S106，对所述沟槽填充金属，形成金属栅电极层。
[0053] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
[0054] 在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
[0055] 图2至图10为本发明第一实施例的金属栅极的形成方法结构示意图。
[0056] 如图2所示，提供基底110，所述基底110上形成有替代栅结构，所述替代栅结构包括依次位于基底上的栅介质层120和替代栅电极层130。
[0057] 所述替代栅结构采用现有工艺形成，所述替代栅结构的侧壁垂直于所述基底110的表面。所述替代栅电极层130的厚度为 所述栅介质层120厚度为
所述替代栅结构的两侧还形成有位于基底110表面的侧墙140。其中，所述替
代栅电极层130分为第一替代栅电极层131和第二替代栅电极层132，所述第一替代栅电极层131的厚度为总替代栅电极层130厚度的25％～80％。
[0058] 所述基底110可以选自N型硅基底、P型硅基底、绝缘层上的硅(SOI)或者还可以包括其它的材料，例如砷化镓等III-V族化合物。所述替代栅电极层130可以为多晶硅、锗、锗化硅、氮化硅或氧化硅中的一种或组合。本实施方式中，所述替代栅电极层130为多晶硅。
[0059] 如图3所示，在所述基底110上沉积介质层150，并以所述替代栅电极层130为停止层，对所述介质层150进行化学机械
研磨，使所述介质层150平坦。所述介质层150可以采用化学气相淀积法形成。
[0060] 其中，所述介质层150是具有低介电系数的无机硅基质层(inorganicsilicon based layer)，一般所述介电系数小于3.0，例如
碳氧化硅(SiCO)或氟化硅玻璃(FSG)，优选为应用材料(Applied Materials)公司的黑钻石(碳氧化硅SiCO)。
[0061] 如图4所示，去除部分厚度的替代栅电极层130，即去除第一替代栅电极层131形成沟槽，所述沟槽的侧壁垂直于所述基底110，且所述沟槽开口具有第一尺寸，剩余的第二替代栅电极层132和栅介质层120覆盖所述基底110表面。所述第一替代栅电极层131厚度为总的替代栅电极层130厚度的25％～80％。本实施例中，所述第一替代栅电极层131的厚度范围为
[0062] 具体地，所述第一替代栅电极层131的去除方法可以为干法刻蚀或者湿法刻蚀：若为干法刻蚀，可以使用包含卤族气体(如CF4、SF6、NF3、Cl2、HBr)的
等离子体进行刻蚀，该等离子体刻蚀具有较高的侧纵向刻蚀速率比(如侧向刻蚀速率/纵向刻蚀速率大于或等于0.5)，以使得等离子刻蚀在纵向的刻蚀速率比侧向刻蚀速率较慢，放缓纵向的刻蚀速率，以更容易控制所述纵向刻蚀
进程，使所述干法刻蚀能够可控制地停止在第二替代栅电极层
132的表面。
[0063] 所述干法刻蚀还可以采用刻蚀速率较缓慢的远等离子体刻蚀(remoteplasma etch)或刻蚀速率较缓慢的低
偏压等离子刻蚀(偏压小于100V)，以更好地控制替代栅电极层130的刻蚀进程，使所述干法刻蚀能够停止在第二替代栅电极层132的表面；若为湿法刻蚀，可以采用四甲基氢氧化胺(TMAH)溶液进行刻蚀去除，或者也可以采用
硝酸和
氢氟酸的混合溶液进行刻蚀去除。
[0064] 如图5所示，对所述沟槽轮廓进行修正。具体地，所述沟槽的轮廓修正使用溅射工艺或者反应离子刻蚀工艺。所述溅射工艺可以利用
物理气相沉积(PVD)工具执行，使用惰性气体如氩对所述沟槽进行溅射，达到对所述沟槽轮廓进行修正的效果；所述反应离子刻蚀工艺可以采用包含卤族气体(如CF4、SF6、NF3、Cl2、HBr)的等离子体进行刻蚀，其偏压(bias power)大于或等于200W，以对所述沟槽轮廓进行修正。
[0065] 所述溅射工艺的具体参数包括：溅射气体为氩气，所述氩气的流量为20sccm～200sccm；所述溅射
能量为200W～3000W。
[0066] 进一步地，所述溅射工艺还可以采用多步骤工艺进行，包括第一溅射工艺和第二溅射工艺。第一溅射工艺的射频功率的范围为200W～3000W，采用较大的能量对沟槽轮廓进行粗略修正；然后降低射频功率，采用射频功率范围300W～400W的第二溅射工艺对沟槽的轮廓进行精调修正。采用多步骤溅射工艺，可以更精准控制沟槽轮廓修正的进程，以提高轮廓修正的效果。
[0067] 继续参考图5，进行轮廓修正后，所述沟槽侧壁为倾斜，即沟槽的顶部尺寸大于底部尺寸，所述底部尺寸为第一尺寸，所述顶部开口尺寸为第二尺寸。所述第二尺寸为第一尺寸的5％～50％。
[0068] 在所述轮廓修正工艺中，因为基底110上还保留有第二替代栅电极层132和栅介质层120，且所述保留的第二替代栅电极层132的厚度为总替代栅电极层130的20％～75％，其较大的剩余厚度使得所述基底110不暴露在溅射环境或反应离子环境中，且所述基底110不会遭受损伤，提高半导体器件的可靠性。
[0069] 如图6所示，去除剩余的替代栅电极层130，即第二替代栅电极层132。所述第二替代栅电极层132的去除方法，可以参考第一替代栅电极层131的去除方法，此处就不详细叙述。
[0070] 如图7所示，采用填充物质对所述沟槽进行填充，形成金属栅电极层161。所述栅介质层120和金属栅电极层161构成金属栅极结构。所述填充可采用电
镀工艺或者物理气相沉积工艺。优选地采用物理气相沉积工艺，可以与沟槽修正的溅射工艺采用同一的物理气相沉积工具，达到简化工艺的效果。
[0071] 所述金属栅电极层161的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。
[0072] 本发明通过对去除第一替代栅电极层131后形成的沟槽进行修正，使所述沟槽的顶部尺寸大于底部尺寸，避免沟槽填充形成的金属栅极产生空隙，提高金属栅极的质量，进而提高金属栅极所形成的半导体器件的可靠性。
[0073] 进一步地，本发明通过去除第一替代栅电极层131，保留第二替代栅电极层132，在沟槽修正工艺环境中，如溅射工艺环境或者反应离子刻蚀工艺环境，所述第二替代栅电极层132对所述基底110进行保护，不受到沟槽修正工艺环境的影响，提高半导体器件的可靠性。
[0074] 但是上述溅射工艺环境或者反应离子刻蚀工艺环境中，暴露的栅介质层120会收到损伤，影响栅介质层120的结构和性能，进而降低半导体器件的可靠性。
[0075] 为解决上述问题，本发明提供一种金属栅极的形成方法，如图8所示为本发明第二实施例的金属栅极的形成方法流程示意图，包括：
[0076] 步骤S201，提供基底，所述基底上形成有替代栅结构，所述替代栅结构包括依次位于基底上的栅介质层和替代栅电极层，所述替代栅结构两侧形成有位于基底表面的侧墙；
[0077] 步骤S202，在所述基底上形成介质层，所述介质层表面与替代栅电极层表面齐平；
[0078] 步骤S203，去除部分厚度的替代栅电极层，形成沟槽；
[0079] 步骤S204，修正所述沟槽，使所述沟槽的顶部尺寸大于底部尺寸；
[0080] 步骤S205，去除剩余的替代栅电极层和栅介质层；
[0081] 步骤S206，对所述沟槽填充高K介质和金属，形成金属栅极。
[0082] 步骤S201～S204的具体实施内容与第一实施例中的S101～S104的具体实施内容相同，可以参考第一实施例中的相关叙述形成如图6所示的结构，包括：基底110，及位于所述基底110上的介质层150，所述介质层150内形成有沟槽，所述沟槽暴露出位于基底110上的栅介质层120，所述沟槽两侧还形成有侧壁140。其中所述侧壁140为倾斜，使得所述沟槽的顶部尺寸大于底部尺寸。
[0083] 接着如图9所示，去除所述栅介质层120，暴露所述基底110表面。所述栅介质层120可采用热氢氟
酸溶液进行去除。
[0084] 如图10所示，在暴露出基底110表面的沟槽内沉积高K介质，形成高K栅介质层121。所述高K栅极氧化层121的厚度介于5埃至60埃之间，优选为40埃。
[0085] 所述高K栅介质层121可以是二氧化铪、氧化铪硅、氧化镧、氧化镧
铝、氧化锆、氧化锆硅、氧化钽、氧化
钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌等一种。此处仅描述了可用于形成高K栅介质层的几个实例，但是所述高K栅介质层也可以由于其他材料形成。
[0086] 如图11所示，在形成有所述高K栅介质层121的沟槽内沉积金属，形成金属栅电极层162。
[0087] 所述金属栅电极层162的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。
[0088] 本发明去除溅射工艺环境或者反应离子刻蚀工艺环境中暴露的栅介质层120，形成高K介质作为高K栅介质层121，所述高K栅介质层121具有更高的结构
稳定性，提高半导体器件的可靠性。
[0089] 虽然上文描述显示和描述了一个或多个实施例，但是对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种形式和细节的变化。因此，本发明的
权利要求应当与本发明公开一致以更广泛的形式进行解释。
[0090] 在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
