本发明涉及可用于制作存储单元阵列的大规模集成化的存储器。

在现有的半导体存储器中，由在各存储单元内的静态电容器中存储 的电子群表示一位信息。由不足N个电子来表示二进制数“1”，由 中性电荷状态来表示“0”。在典型的16M位动态随机存取存储器 (DRAM)中，其电子数N约为800,000。为了增加存储器容量， 必须使各个存储单元变小，但只是使现有的存储单元的尺寸变小，不 能实现容量的增加。其原因是N值有下限的缘故。由于必然受到来自 单元的漏电流、内部噪音和入射的α粒子的影响，所以电子数N被限 制。这些因素并不是随存储单元的面积降低而按比例地降低。在16G 位的DRAM中，估计N必须多于130,000(这相当于16M位DRAM 的六分之一)。可是，与16M位的DRAM相比，在16G位的DRAM 中所需的单元尺寸必须降低三个数量级。因此，这种降低的单元尺寸 不能接收能够满足工作的必要个数的电子。为了维持充分大的N值， 已研究出具有沟或堆积结构和高介质电容膜的三维电容，但由此建议 得到的结构和制造工序极为复杂。而且，功率消耗也显著增加。其原 因是单元内比较大的个数N的电子在存储时间内(该时间随器件的规 模越缩小就变得越短)必须进行更新的缘故。

其它类型的存储器是公知的表示非易失性的快速存储器。在这种器 件中，典型的是通过用有10nm数量级厚度的SiO2膜形成的隧道阻挡 层，把约105个电子注入浮动栅极内。该存储电荷形成对流经源漏路径 的电流产生影响的电场。通过控制栅极，利用外加电场，在浮动栅极 中写入电荷，或者从浮动栅极中去除电荷。在去除和写入的周期中外 加较高的电场，结果，因SiO2的劣化，使存储器的寿命限制在预定次 数的去除/写入周期(典型的是105数量级的周期)。再有，典型的去 除/写入时间为数毫秒，它比现有的DRAM还慢4个数量级。由于这种 较低的特性，限制了快速存储器的用途。

到目前为止，采用其它方法，可提供已知的用少数且正确个数的电 子工作的作为单电子存储器的存储器。在本申请人提交的申请 PCT/GB93/02581(WO-A-94/15340)中披露了单电子存储器。在外 加栅极电压的控制下，正确个数的电子穿越多隧道结进入存储节点或 从存储节点出来，其存储节点的电子状态由电位计(electrometer) 检测。但是，这种器件的缺点是在各存储节点上必须有相当数量的电 路，并且，该器件目前只能在低温(液态氦温度4.2K或其以下)下工 作。在IEEE Transaction on Electron Devices，September1994， Vo1.41，No.9，pp.1628-1638中由K.Yano，T.Ishii， T.Hashimoto，T.Kobayashi，F.Murai和K.Seki等人，此外在IEEE International Solid-State Circuits Conference，1996，FP16.4， P.266中由K.Yano，T.Ishii，T.Sano，T.Mine，F.Murai和K.Seki 等人提出和论证了其它单电子存储器。这种器件外加栅极电压，采用 在源和漏间延伸的多晶膜。在该多晶硅膜的粒状结构中存储少数电 子。与上述的PCT/GB93/02581的结构相比，该存储器尺寸较小，可 在室温下工作。而且，与现有的存储器相比，这种存储器有一些优点。 也就是说，利用少数个数的存储电子使去除/写入变得更快，并且，由 于不进行高电场电子注入(high-field electron injection)而采用低电 压隧道注入(low-volgate tunel injection)，所以使工作寿命延长。 但是，用于读出存储信息的时间较长，为数毫秒。其理由是为了保证 晶粒(grains)内电子的较长存储时间就必须使源和漏间的阻抗足够 大的缘故。

由S.Tiwari，F.Rana，H.Hanafi，A.Hartstein，E.F.Crabbe 和K.Chan等人在Applied Physics Letters，4 March 1996，Vol 68，No.10，pp.1377-1379上，此外由S.Tiwari，F.Rana， K.Chan，L.Shi和H.Hanafi在Applied Physics Letters，26 August 1996，Vol 69，No.9，pp.1232-1234上，还有由H.I.Hanafi， S.Tiwai和I.khan在IEEE Transactionson Electron Devices，9 September 1996，Vol 43，No.9，pp1553-1558上都披露了其它结 构的存储器。这种存储器在位于晶体管器件的栅极下的位置使用硅·纳 米结晶(nano-crystals)。通过距硅衬底1.1～1.8nm数量级厚度的薄隧 道化氧化物层，在硅·纳米结晶(5nm大小)内注入电子。存储的电 子使晶体管的阈值电压漂移。用于读出存储信息的时间比较短，为数 十纳秒的数量级。这是因为晶体管沟道具有较高电子迁移率的缘故。 与以往的快速存储器相比，用于写入、读出信息的耐久性周期得到显 著改善。但是，其去除时间不允许过长，为数毫秒数量级。这是因为 电子从纳米结晶向整体硅穿越，导带的匹配(conduction band alignment)就越呈现不好的状态的缘故。

在IEEE Electron Device Letters，Vol.EDL-1，No.9， September 1980，pp.179-181上由D.J.DiMaria，K.M.DeMeyer和 D.W.Dong等人撰写的Electrically-Alterable Memory Using a Dual Electron Injector Structure中披露了依据快速存储器的原理工作的其 它存储器。在这些器件中，通过来自栅极电极的隧道阻挡层，利用从 浮动栅极写入或去除的电荷，控制源/漏路径的导电性。但是，这种器 件的缺点是写入/去除时间较慢(毫秒数量级)，隧道阻挡层的寿命受 到限制。这是由于与以往的快速存储器的情况同样地采用了Fowler- Nordheim高电场注入的缘故。

为了解决这些问题和克服这些缺点，本发明提供这样的存储器，它 具有：用于电荷载流子的路径；存储电荷的节点，该电荷产生自改变 该路径的导电性(conductivity)的电场；和电荷载流子可穿越的隧道 阻挡层结构，以便按照施加的电压，在该节点上存储电荷载流子。该 隧道阻挡层结构具有这样的能带剖面，该剖面由在具有比较低的阻挡 层高度尺寸上的比较宽的阻挡层成分和在具有比较高的阻挡层高度的 至少一维尺寸上比较窄的阻挡层成分构成。

本发明能够使存储器的写入、读出和去除时间全部最佳化。

上述能带剖面的比较宽的阻挡层成分在节点上起到长时间存储电荷 的阻挡层的作用。为把穿越比较窄的阻挡层成分的电荷写入在节点上 或从节点上去除，较宽的阻挡层成分能够有选择地升高或下降其高 度。

具有比较高的阻挡层高度的能带剖面的成分由3nm或其以下宽度 的元件构成。最好有多个比较高的阻挡层成分，这样在较好的情况下 形成多隧道结结构。

这种阻挡层结构能够用各种不同的方法制造。这种阻挡层可以是包 含比较高的电导电性的材料和绝缘性材料的交替层。这些层在总体上 形成能带剖面的比较宽的较低的阻挡层高度成分，并且，各个绝缘层 形成比较高的阻挡层成分。这些交替层可分别由多晶硅和氮化硅构 成，但也可使用其它材料。

在这种替代中，阻挡层结构最好由具有电导电材料和半导体材料的 交替层的肖特基(Schottky)阻挡层构成。

电荷存储节点能够由阻挡层结构与路径间的电导电材料层构成。该 节点可以由多个导电性的岛(islands)构成。作为这些的替代结构， 把岛分散在阻挡层结构内，利用其电荷能量，也能够带来能带剖面的 上述比较低的阻挡层成分。这些岛有5nm或其以下的直径。最好把这 些岛用绝缘材料配置在分散的多个层内。

可用几种不同的方法形成岛。能够用纳米结晶的半导体材料构成 岛。在这种替代中，为了分散在绝缘金属氧化物内，例如通过溅射， 也可用金属形成岛。而且，也可以用从金属或半导体粒子的胶态液 (colloidal solution)中析出的粒子来构成。

把隧道阻挡层结构配置在上述路径和控制电极之间，通过使控制电 极的电压变化，就能够控制向电荷存储节点穿越的电荷量。在本发明 的其它结构中，设有栅极电极，由此，通过在隧道阻挡层结构上外加 附加的电场，控制向节点穿越的电荷。

利用库仑封锁效应(Coulomb blockade effect)，把在节点上存储 的电荷量限制在离散个数的电子上。

在使用时，呈现出阻止向节点穿越的电荷载流子的禁止电压范围， 为了控制在节点内存储的电荷量，隧道阻挡层结构设有用于可增减该 电压范围的控制装置。把在节点中存储的电荷量以多个个别的电子状 态来限制。通过增减禁止电压范围的操作，控制装置在这些状态中仅 选择一个状态保存在该节点中。

作为替代，控制装置可以使电压禁止范围的宽度变化。

按照本发明的存储器，适于在常用的衬底上制造行和列构成的阵 列。

能够从各个单元中有选择地读出数据，能够在其单元中写入新的数 据，或更新其存储数据。本存储单元阵列有：读出线，检测流过存储 单元各个列路径内的电流；字线；数据线，控制各个列的存储单元的 阻挡层结构；预充电电路，对读出线预充电；所述读出线在对应的字 线上按外加的读出电压读出，取出依据在该列内特定的一个单元的电 荷存储节点上存储的电荷的电荷电平，而且，本存储器有：读出/写入 电路，把该读出线的电压电平输送给与该列对应的字线；数据输出， 它是对应该数据线的电压电平，按照该读出单元内存储的数据产生的 输出数据；和数据更新装置，依据外加在该读出单元的字线上的写入 电压，把按该数据线上的电压电平对应的数据返写入在前面的读出单 元中。此外，该阵列可以有与单元内应写入的输入数据对应，在读出/ 写入电路工作后，通过改变数据线上的电压电平，把其输入数据写入 该单元内的装置。

该阵列的周边电路能够与该存储单元一起形成在公用的衬底上，其 周边电路内的晶体管的源和漏能够采用与本阵列单元内的源和漏区形 成时相同的工序步骤来形成。

图1是表示本发明的第1类型的存储器的示意结构图。

图2是表示图1所示的阻挡层结构2的电流与电压特性的曲线图。

图3是表示图1所示的存储器阵列的示意电路图。

图4是表示图3所示的存储器阵列电路结构的示意平面图。

图5是表示沿图4的A-A’线的存储单元M11的剖视图。

图6是表示沿图4的B-B’线的存储单元M11的剖视图。

图7是表示说明对应存储器阵列的各个单元写入读出数据方法的 图。

图8是表示在二进制“0”[(a)～(d)]的写入、和二进制“1” [(e)～(h)]的写入期间中的器件的源和漏中，对应电压VSY所描 绘的存储器的存储节点1的电压V的曲线图。

图9是表示对于在存储节点1上存储的二进制“1”和“0”，对 应控制栅极电压VX所描绘的漏和源电流ISY的曲线图。

图10是表示本存储器的阻挡层结构2的更详细的剖视图。

图11是表示在存储节点1上存储电荷载流子时的阻挡层结构2的导 电能带图(a)，和通过来自控制电极端子X的隧道把电荷载流子写 入节点1上时所对应的能带图(b)。

图12是表示用于制造本存储器的各种制造工序、与图4的A-A’ 线对应的剖视图。

图13是表示与图12接续的用于制造本存储器的各种制造工序、与 图4的A-A’线对应的剖视图。

图14是表示在本存储器中能够代替使用的肖特基阻挡层结构的示 意剖视图。

图15是表示对于按照本发明的存储器的第3实施例中代替纳米级导 电岛的阻挡层结构的示意剖视图。

图16是表示把纳米级的硅结晶分散在SiO2整体上的用于制造本发 明的存储器的一连串的制造工序的图。

图17是表示用于构成阻挡层结构包含从胶态溶液中析出的纳米级 金分子的其它实施例的处理工序图。

图18是表示接着图17的处理工序图。

图19是表示接着图18的处理工序图。

图20是表示本发明第2类型的存储器的示意结构图。

图21是表示在有向端子X外加电压的情况下(“ON”状态)和 没有外加电压的情况下(“OFF”状态)，作为与在端子Y上外加电 压VY的函数的流过图20的阻挡层结构电流的曲线图。

图22是表示图20所示的阻挡层结构的放大的示意剖视图。

图23是表示图22所示的阻挡层结构的导带能量图。

图24是表示内装图20所示的第2类型的存储器的存储器阵列的示 意平面图。

图25是表示沿图24的A-A’线的剖视图。

图26是表示沿图24的B-B’线的剖视图。

图27是表示同时表示单片器件和其它周边器件的图24、图25、图 26的存储单元结构的示意电路图。

图28是表示用于说明从存储单元M11处理读出信息的波形图。

图29是表示用于说明从存储单元M11处理写入数据的波形图。

图30是表示制造图24～图26所示的存储器的处理工序的说明图。

图31是表示本存储器的变形例的示意剖视图。

图32是表示本存储器的另一变形例的示意剖视图。

图33是表示在本发明的第2类型的存储器中使用其它阻挡层结构的 示意剖视图。

图34是表示与图33所示的阻挡层结构对应的导电能带图。

图35是表示本发明的第3类型的存储器的示意剖视图。

为了更充分地理解本发明，下面参照附图说明本发明的实施例。

在以下的说明中，把本发明是存储器的实施例分为三种类型。

类型1

图1表示本发明第1类型的存储器的示意结构。把存储节点1和阻 挡层结构2在有源连接S和漏连接Y及控制电极连接X的场效应晶体 管的控制电极内集成化。在存储信息时，电荷载流子穿越阻挡层结构2 到达存储节点1，本器件起到存储电容的作用。结果，使电荷保持在 节点1上。在读出信息时，监控源/漏路径S、Y的导电性。依据在存 储节点1上存储的电荷电平，该导电性在较高的导电状态和较低的导 电状态之间变化。

图2表示阻挡层结构2的电流-电压特性。其中，V是存储节点电 压。从连接的X上通过阻挡层结构的电子流I在上下阈值电压±VC间 的禁止范围VB中被强抑制。但是，在该禁止电压范围的外侧，依据在 连接X上外加的偏置电压VX，朝向存储节点1或来自存储节点1的电 荷载流子能够穿越阻挡层结构。能够把阻挡层结构看成两个以上的隧 道结的串联连接的多隧道结。

图1所示的存储器可像图3中所示的关联的字线X1、X2等和位线 S1、Y1等及S2、Y2等同时表示的那样按行列状配置，能够作为存 储器的阵列内的一个存储单元使用。也就是说，该阵列有存储单元 Mmn。其中，m和n分别表示行和列的个数。

第1实施例

用图4、图5、图6说明存储单元Mmn的第1实施例的结构。图4 表示存储单元的平面图，图5、图6分别表示沿图4的A-A’线和沿 B-B’线的单元M11的剖视图。

如图5所示，在衬底3上形成本器件。本例中，衬底3由p型半导 体衬底构成，导电路径4在n+源5和漏6之间延伸。SiO2绝缘区7把 该单元与阵列内的相邻单元分离。用绝缘SiO2层8覆盖衬底。在由层 8围成的区域内形成存储节点1和覆盖隧道阻挡层结构2。导电控制电 极9覆盖隧道阻挡层结构2。该控制电极9形成沿阵列的行延伸的字 线X1。源区5和漏区6形成沿图4所示的阵列的列延伸的位线S1、 Y1。从而可以理解阵列内的其它单元也有对应的字线和位线。

由通过阻挡层结构2、限制利用充电存储的(其结果，在节点的横 方向上，组成均匀的电场)电子个数的纳米级的点或粒子构成存储节 点1。

下面，参照图7、图8，说明在存储单元M11中有选择地写入读出 数据的工序。在该工序中，在使与存储单元M11有关的字线X1和位 线S1、Y1有源化的同时，使其它的字线和位线接地。在把信息写入 M11中时，把有正峰值的VX(W)和负峰值的-VX(W)电压脉冲波形 外加在字线X1上。当把“0”写入时，把高度VY(W)的正电压脉冲 外加在位线Y1、S1上。另一方面，当把“1”写入时，把峰值电压 -VY(W)的电压脉冲外加在位线Y1、S1上。这些脉冲在时间ΔT期 间必须进行重叠。例如，VX(W)＝1.2V，VY(W)＝1.8V，和ΔT＝10n 秒。

图8中，存储节点1中存在的电子个数由隧道阻挡层结构2的电压 阻止区的大小来限制。也就是说，节点的电压不能超过±VC。图8 (a)中，二进制数据位“1”由存储节点1上正的充电状态11(缺 乏电子)来表示，“0”由存储节点1上负的充电状态12(电子过剩) 来表示。本例中，“1”和“0”状态中存储节点电压分别为+0.4V和 -0.4V。用图8(a)～(d)说明在节点1上写入“0”的工序。其 中，VSY＝VS＝VY，黑点表示在各步骤中产生的最终电子状态。如图8 (a)所示，当把正的电压VY(W)(1.8V)外加在位线S1、Y1上 时，如下式所示，两个状态11和12是沿该存储节点上的一定电子数 的线分别向点13(1.6V)和点14(0.8)移动。

   V＝(Cg/C∑)VSY+V0                      (1)

其中，C∑是存储节点的总电容容量，Cg是存储节点与端子Y1和 S1之间的电容容量，V0是VSY＝0时的存储节点电压(-C∑V0/q是存 储节点上的过剩电子的个数。其中，q是单位电荷)。在本实施例中， C∑/Cg＝1.5。

如图8(b)所示，如果把负电压-VX(W)(-1.2V)外加在字线 X1上，阻止区VB就如图那样漂移。并且，状态13向状态14移动。 其原因是由于状态13出现在阻止区的外侧因而不能存在的缘故。

如图8(c)所示，如果把正电压VX(W)(1.2V)外加在字线 X1上，就维持该状态。随后，如图8(d)所示把字线与位线接地， 状态14沿存储节点1上的一定电子数的线向“0”状态12移动。

应注意到“0”状态11和“1”状态12之间的任意的电子状态是 利用“0”状态作为该工序进行更新的。图8(e)～(h)表示为 了写入“1”状态11所对应的工序。在本顺序中，“0”状态11和 “1”状态12之间的任意的电子状态可变化为更新的“1”状态。

本写入工序可理解为在与特定的存储单元有关的位线和字线上同时 写入的波形必须外加。存储单元能够单独地进行寻址。在写入工序期 间，为了在节点的电子状态中有选择地获得“1”或“0”，可使阻 止区依次上下移动。但是，通过把写入信号外加在字线X1上而不外加 在位线S1和Y1上的情况下，或通过把写入信号外加在位线上而不外 加在字线上的情况下，不引起写入，维持节点1上的当前状态。

在读出存储的信息时，把正的栅极电压VX(r)外加在字线X1上， 检测S1与Y1间的电流ISY。如图9所示，当存储节点1为负电荷 (“0”)时，就提供VT的晶体管的阈值电压，当存储节点为正电荷 (“1”)时，就提供VT-ΔVT的晶体管的阈值电压。由于这些阈值 电压VT和VT-ΔVT为正，所以在非选择的存储单元(VX＝0)中，在 其S和Y之间没有电流。可选择的字线的栅极电压VX(r)在VT和VT- ΔVT之间选择。因此，对于“1”，ISY＞0，对于“0”，ISY＝0。 因此，当在字线V1上外加栅极电压VX(r)时，能够用电流检测器(图 中未示)检测流过位线S1、Y1(和阵列内其它对应的位线对)间的 电流。为了读出来自整个存储器阵列的数据，对于阵列的其它字线X 依次反复进行这种工序。在本实施例中，VX(r)＝0.8V，VT-Δ VT＝0.4V，VT＝1.2V。

按照本发明，通过隧道阻挡层结构，可改善存储时间和读出/写入性 能。节点1的存储时间可决定通过隧道阻挡层结构2的抑制能力在图2 所示的电流-电压特性的阻止区VS中流过的电流。该存储时间ts可大 致用下式表示。

   ts＝twexp(-qVc/kT)                   (2)

其中，k是波尔兹曼常数，T是绝对温度，q是基本电荷，tw是 写入时间。假设ts为10年，tw为10纳秒，那么为了在室温下工作， VC就必须大于1V。在采用单电子充电效果的情况下，有必要使阻挡 层结构2由比1nm更小尺寸的金属粒子构成。这种尺寸是不可能用目 前的制造技术容易地达到的。

能够增大阻止电压VC的其它方法是对于电荷阻挡层结构2采用带 偏移效应(band bending effect)。由K.Nakazato和H.Ahmed在 Applied Physics Letters，5 June 1995，Vol.66，No.23， pp.3170-3172上针对多隧道论述了这种效应。可分别考察用于存储周 期和写入周期的隧道结所必需的特性。隧道结的高度和宽度在存储周 期中可分别用φs和ds表示，在写入周期中分别用φw和dw表示。 为了使存储的信息保存10年以上，阻挡层高度φs为了抑制因热产生 的Pool-Frenkel发射电流必须大于1.8eV，并且，隧道阻挡层厚度ds 为了控制隧道漏电流必须厚于8nm×(φs(eV))-1/2。但是，为 了获得约10纳秒的短时间写入时间，隧道阻挡层的宽度φw必须薄于 2nm×(φw(eV))-1/2。其中，φw是用于写入周期的阻挡层高 度。

图10表示能够满足这些基准的阻挡层结构2。该结构分别由绝缘材 料和非绝缘材料层15、16构成。在本例中，绝缘层15由1～3nm(最 好为1nm，也可以在1～3nm)厚度的Si3N4构成，非绝缘层16由3～ 10nm(最好为3nm，也可以在3～10nm)厚度的多晶硅构成。

图11表示由图10所示的阻挡层结构2得到的导电能带图。它有与 组合形成阻挡层结构2的层15、16的全部厚度对应的宽度Bw1的第 1比较宽的阻挡层成分17。而且，由于使用时在多晶硅层16内形成的 耗尽区，各绝缘层15带来相互隔离的各个宽度Bw2的比较窄的阻挡层 成分18a、b等。比较宽的阻挡层成分17有比较窄的阻挡层高度Bh1， 而阻挡层成分18a、b等还带来较高的阻挡层Bh1a、Bh2b。

阻挡层的这两个成分17、18起到不同的作用。窄高的阻挡层19 具有作为抑制协同隧道(co-tunnelling)效应的隧道阻挡层的功能(也 就是说，通过量子力学的效应，对于两个以上的隧道阻挡层自然产生 的隧道)。其结果，电子一次仅通过一个阻挡层18，在其间的某个时 间就留在其区内。在这种停留时，由较宽的阻挡层成分17的能量支配 的朝向局部平衡状态的电子非弹性地(inelastically)散乱着。这样， 电子的移动因较宽的阻挡层成分17受到较强的影响。高窄的阻挡层成 分的宽度和高度因外部偏置不能变化。其理由是它们是由形成阻挡层 结构2的材料决定的。然而，宽低的阻挡层成分却能因外部偏置进行 调制。

图11(a)表示未外加电压VX情况下的能带图。在控制电极9上 未外加电压时，由于发生了来自电荷存储节点1的漏泄，所以节点1 上的电子20就有必要穿越比较宽的阻挡层成分17的整个宽度，其结 果，电荷漏泄被较强地抑制。但是，如果在电极9上外加电压，阻挡 层的导电能带图就变化为图11(b)所示的状态。从该图可明白下面 的事情。也就是说，通过外加电压，比较宽的阻挡层成分17形成向电 荷存储节点1下方的倾斜，其结果，为了达到存储节点可仅穿越比较 窄的阻挡层成分18。这样，本阻挡层结构带有在节点1上长时间存储 电子的比较宽的阻挡层成分17。写入工序中，为了使电子向节点1穿 越，不必在电极9上外加很高的电压。

在层16中，多晶硅的粒子有与其厚度大致相同大小的直径。存储节 点1内的粒子尺寸比层16的粒子尺寸大，其结果，使电子在存储节点 1上稳定地存储高可靠性的工作。在图10的结构中，存储节点1有5～ 30nm的厚度(最好为5nm，也可为5～30nm)，由多晶硅形成。作 为变形例，在节点1上，为了改善节点中电子状态的稳定性，最好进 行掺杂。如上所述，在存储信息时，多晶硅层17通过形成耗尽区使ds 增加。另一方面，在读出工序中，层16没有作为阻挡层的功能，本结 构带有使电子从电极9向节点1加速的电位的倾斜。这样，促进了电 子向节点上的高速写入。

下面，参照图12，详细说明本器件的制造方法。其中，采用电阻率 为10Ωcm的P型硅晶片。例如，在形成厚度500nm的SiO2的隔离 区7后(isolation)，在p型硅衬底3的上面，通过热氧化，生长5nm 的栅极氧化膜21。接着，淀积(deposite)形成存储节点1的层。层 1由5～10nm厚度(最好为5nm，但也可以达到10nm的厚度)粘接 的n型的Si构成，其表面最好在900℃温度的NH3的气氛内变化为氮 化硅。这样形成的氮化硅的厚度可自己限制在1～2nm内(最好为 1nm，也可以到2nm的厚度)。它对应于图10所示的氮化层15a。 然后，为了形成被覆层16a(图10)，生长3～5nm厚度的非掺杂硅 (最好为3nm，也可以到5nm的厚度)。而且，为了形成后面的1～ 2nm厚度(最好为1nm，也可以到2nm的厚度)的氮化硅层15b， 把该层进行氮化(nitridation)。通过多次反复进行这种工序，制成 阻挡层结构2。

接着，把厚度20nm的n型掺杂硅膜22真空淀积在阻挡层结构层2 上。在该膜22上，利用化学汽相淀积法(CVD)，把SiO2生长至 20nm。

硅膜的各个层按非晶态生长，但在CVD粘接的SiO2层23的氮化和 细密化(densifying)工序中，就变化成多晶硅。接着，把最上部的 SiO2膜23在CHF3和甲醇的气氛内通过现有的光刻技术和反应离子腐 蚀进行构图。

其后，通过使用经掩模的该构图的SiO2层23，为了生长图12(b) 所示的栅极结构24，采用CF3通过反应离子腐蚀来腐蚀多晶硅和氮化 硅层22、2和1。该栅极结构24的典型长度l为0.15μm。

接着，如图12(c)所示，为了形成30nm厚度的热SiO2的外侧 层25进行氧化。然后，通过砷离子注入形成源区5和漏区6。

接着，如图13(d)所示，淀积100nm的SiO2膜。为了获得平坦 的上表面而做得非常厚，本例中，把该膜用1500nm厚度的光学刻蚀剂 27的层覆盖。接着腐蚀刻蚀剂27，直至从其表面突出SiO2层26。该 腐蚀可通过在O2气氛中利用溅射来进行。由此得到图13(e)所示 的结构。

如图13(f)所示，在WF6气体的气氛内通过反应离子腐蚀除去 SiO2膜26的顶部26a，直至多晶硅膜22的顶部露出。

在除去光学刻蚀剂27后，在露出的表面上覆盖金属，利用现有的光 刻技术进行构图。由此，设置形成所述字线X1的控制电极9。

可以理解，本存储器能够用各种方法进行变形。例如，电导电层15 的厚度就可以不是上述的5nm值(最好为3nm，但也可以到5nm)， 比如只要满足在10nm以下就可以。绝缘层16的厚度也可以不是上述 的2nm的值(最好为1nm，但也可以到2nm)，只要满足在3nm以 下就可以，由此，能够生成满足要求的窄高的阻挡层成分18。但是， 上述的制造工序必须严密地控制各层16的厚度在2nm数量级内(最好 为1nm，但也可以到2nm)。此外，如果在阻挡层结构2内要得到满 足宽低的阻挡层成分17中的足够个数，那么层15、16的组个数最好 与上述例“7”不同。

第2实施例

作为变形例，图10所示的阻挡层结构2可用图13所示的肖特基阻 挡层结构来替换。这种情况下，在替代绝缘氮化硅层15时，使用金属 层18形成叠层的肖特基二极管的多重结构。由W或由CoSi2那样的硅 化膜在非掺杂多晶硅膜16之间形成金属层28。

下面，说明本发明的存储器的其它实施例。在这个实施例中，隧道 阻挡层结构2由在电绝缘材料的矩阵(matrix)中分散的纳米级的多 个岛构成。在下面的例子中，纳米级的岛有5nm或其以下的直径，通 过矩阵中电绝缘材料的纳米级厚度(例如3nm或其以下)来隔离。因 此，得到隧道阻挡层结构的窄高的阻挡层成分。电荷存储的节点不是 上述那样的独立层1，为了在阻挡层结构整体上分散，由多个岛形成。 如以下的说明所述，在形成这种多隧道阻挡层结构中，可使用几个不 同的制造工序。

第3实施例

图15表示本发明的存储器的其它实施例的示意剖视图。在本实施例 中，存储节点1和阻挡层结构2由包围在SiO2矩阵内分散的纳米级结 晶构成的复合体实现。图15中，在衬底3上设有源和漏区5、6及它 们之间的路径4。该路径4被栅极氧化层29覆盖。层29有5nm的厚 度，通过衬底的热氧化工序形成。其后，通过电子束蒸发或CVD镀敷 6nm厚的硅层。而且，对于该层，进行急速热氧化和结晶化 (crystallisation)。E.H.Nicollian和R.Tsu在J.Appl.Phys.vol.74， 1993，pp.4020-4025上，以及M.Fukuda，K.Nakagawa，S.Miyazaki 和M.Hirose在Extended abstracts of 1996 International Conference on Solid State Devices and Materials，Yokohama，1996， pp.175-178上论述了这种工序。它构成层30，形成3nm的平均粒径 的Si纳米结晶形的岛，该层30被2nm厚的隧道氧化物层31覆盖。 3nmSi结晶的自身容量约带来100meV的带电能量。该能量是室温下 由库仑封锁限制的各纳米结晶内部的电子个数。通过几次反复在层29 的粘接上连续急速热氧化和结晶化，制成增强的足够厚度的复合体 层。在本实施例中，重复5次这种工序，形成20nm厚度的复合体层。 在该厚度内，把5个纳米结晶层30内包起来。然后，在顶部表面形成 n型硅的接触层32。可以理解，能够把这样制成的栅极结构在用图12、 图13所述的存储器制造工序内组装。但是，存储节点1并未设有独立 的层，作为各层30的纳米结晶带来在绝缘氧化层29、31内分散的电 子存储场所。

第4实施例

图16表示用于形成本存储器的另一实施例的工序步骤。在本实施例 中，通过使用多孔性的Si膜，形成包围硅纳米结晶和该膜的SiO2层的 复合体(composite)。如图16(a)所示，通过把p型Si进行阳极 氧化形成20nm厚度的多孔性Si膜33。这种阳极处理是在由乙醛稀释 的25％水性氢氟酸溶液内，通过5秒的10mA/cm2的直流阳极电流来 实现的。其结果，在SiO2矩阵内形成埋入4～5nm的纳米结晶Si的复 合体。这种方法是公知的，Y.Kanemith等在Phys.Rev.vol.B48， 1993，p2827上进行过详细地论述。

接着，如图16(b)所示，通过热氧化多孔性硅膜33形成5nm厚 的栅极氧化膜34的同时，还形成约7nm厚的顶部氧化层35。此外， 这种工序通过退火使多孔性Si膜中的各纳米级结晶的直径收缩的同 时，还使多孔层33自身的厚度收缩。在该退火工序后，多孔性Si层 33的厚度变为14～16nm，平均粒径减至3nm。与该纳米级结晶硅粒 子对应的带电能量约为100meV，如上所述，因库仑封锁限制了进入 节点的电子数。这样得到的膜，如图16(b)中参考序号36所示， 在其厚度方向上包含约3至4个纳米级结晶粒子。由此，得到考察对 于该层垂直方向电子的移动的情况下的多隧道结(MTJ)。

其后，除去顶部氧化层35，按如上所述那样覆盖多晶硅材料的栅极 32。通过对该多晶硅栅极32进行掩模，利用现有的腐蚀技术，除去复 合体膜36和其下的栅极氧化物34。然后，通过参照图12说明的那种 方法注入源漏区5、6。与用图15说明的方法相比，这种方法具有以 下优点。也就是说，多隧道结是通过单一的阳极处理工序形成的，能 够减少必要的Si真空镀敷和氧化的工序数。

第5实施例

能够使用其它材料通过其它方法形成纳米结晶和包围它的矩阵。 E.Bar-Sadeh等在Physical Review vol.B50，No.12，1994， pp8961-8964上论述了其一个例子。在这种方法中，代替图16所示的 多孔性硅层，可在Al2O3矩阵中使用含有Au粒子的层。在通过衬底3 的热氧化形成的厚度5nm的氧化硅层上，通过同时溅射(co- suputtering)金和铝能够形成30nm厚度的Au和Al2O3的复合体膜。 其后的器件制造工序与第4实施例相同。复合体膜形成的溅射条件选 定为使金的分子量比为0.4。在这种条件下，在复合体膜中可得到 3～5nm数量级直径的孤立的Au粒子。因此，30nm膜在其厚度方向上 包含5～10个Au粒子，它构成垂直MTJ。通过采用这种结构，就可 理解能够用它代替图16的多孔性硅层。

通过同时溅射能够形成把Ag、Pt那样的其它重金属与SiO2或 Cr2O3那样的金属氧化物矩阵组合成复合体膜。

也可以通过先质(precursor)金属氧化物的热分解来形成金属岛- 氧化物矩阵复合体膜。例如，如L.Maya等在 J.Vac.Sci.Tchnol.vol.B14，1996，pp.15-21上所述，能够通过在氧等 离子体内Au-Si合金靶的反应溅射形成作为先质金属氧化物的金氧化 物。

第6实施例

图17表示利用化学粘接法由胶液形成复合体的纳米级结晶绝缘隧 道阻挡层的方法。如图17(a)所示，通过在p型衬底3上进行热氧 化工序，形成厚度5nm的氧化层21。接着，如M.J.Lercel等在 J.Vac.Sci.Technol vol.B11，1993，pp.2823-2828上详细论述的，在 SiO2层21上，生成十八烷基三氯硅烷(octadecyl trichlorosilane： 0TS)的单层37。更具体地说，把附带SiO2层21的衬底3在OTS 的1mM十六烷溶液内浸渍12小时以上。由此，可自发形成OTS单层 37。通过进行60kV电子束照射，能够把OTS分子从SiO2表面除去。 这样，通过现有的电子束原始曲线，形成在单层37上OTS中的窗图 形。形成OTS中的窗图形后，在1％的氢氟酸的水溶液内浸渍30秒， 通过冲洗电子束照射后的OTS残渣，留存窗38。在虚线框39内表示 扩大的该窗的边缘区。图中表示了OTS分子40的一个例子。它一端 与硅氧烷接合(siloxane bond)，另一端有甲基(methyl group)。 如扩大区39所示，分子40形成与SiO2层21硅氧烷的结合，形成高密 度地填塞的共有结合网。上端的甲基实际上是非活性的，因此，对于 衬底处理期间的化学攻击表示出较高的抵抗性。

接着，把具有图形化的OTS单层37的衬底放置在环流条件下(例 如约加热至110℃)三巯基丙基(3-Mercatopropyl)三甲氧基硅烷 (trimethoxysilane)的稀释(0.05％)无水甲苯溶液内10分钟。其 后，把该衬底放在105℃的烘箱内进行30分钟的硅氧烷结合的固化 (cure)。图17(b)表示其结果。按照这个顺序，在窗38区内的 SiO2层21上生成链烷硫赶(alkane thiol)的单层41。形成该链烷硫 赶单层的各个分子42的结构是在链烷链的一端有硅氧烷结合，在其它 端有巯基的结构。A.Doron等在Langmuir，Vol.II，1995， pp.1313-1317上详细地论述了这种工序。OTS分子在不受影响的窗区 38的外侧留存。分子37、42的排列在由虚线框43表示的窗的边缘扩 大图中可清楚地理解。在原理上，这种表面变化是由一端为烷氧基硅 烷(alkoxy silane)((CH3O)3Si-或(C2H5O)3Si-)作终端的 其它链烷硫赶进行的。

接着，通过在室温下在金胶态液内把衬底至少浸渍5小时，胶态金 粒子44的单层在窗区38上析出。这种减少是因仅用巯基(-SH)作 终端的窗区内引起的。这是由于对于金来说硫有较强的亲和性。金胶 态粒子的平均粒径为2nm。

众所周知，能够用化学方式准备典型的10％的标准偏差的良好尺寸 分布的金胶态粒子。这样的纳米级粒子在衬底上的硫原子与金胶态粒 子表面上的金原子之间完成共价键，在巯基终端表面上析出。该粒子 的析出在层基本变为单层时自动地停止。这是因为通过产生金胶态粒 子状的吸附质(adsorbates)的离子化，由金粒子的表面电荷引起的 静电力在衬底表面上的粘接粒子上(或附近位置上)阻止了以上胶态 粒子的粘接的缘故。更详细的说明，可参照1996年2月6日申请的本 发明者等提出的EP96300779.4。这种粒子的胶态悬浮液在市场上可购 买到，预定的平均粒子尺寸和直径范围分布可从美国NY11790-3350、 stony Brook，25E Loop Road Ste124的Nanoprobes Inc获得。这种 粒子以进入水性悬浮液的状态提供。吸附的柠檬酸氯离子对Au粒子提 供负的电荷。

从上述的胶态溶液中金粒子析出后，在二硫酚(dithior，即1，6 -己烷二硫醇(1，6-hexaneditiol))的5mM乙醇溶液中浸渍衬底。 二硫酚的两个硫原子的一方把金粒子的表面吸附质在二硫酚中置换， 形成金胶态表面和Au-S结合。同时，二硫酚的该硫原子的其它端用自 由巯基的形从金表面向外。这种结构是图18(d)中用参考序号45 表示的二硫酚分子。然后，把金粒子表面变换在巯基的涂敷表面上。 用巯基覆盖的表面还能够作为接收金粒子的层。

接着，把二硫酚处理的表面浸渍在金胶态液中，再次覆盖一层。通 过反复5次这样的工序，形成5层的2nm的金粒子层。通过二硫酚的 链烷链把它们连接。在图18(d)的扩大部分48中表示了两个金层 46、47。用图18(d)中参考序号49表示这样制成的5层的金结构， 它有10nm数量级的厚度。

然后，如图19(e)所示，用包含更大直径(例如40nm)金粒子 的金胶态溶液再反复5次金覆盖的工序。通过这种处理，在层49上， 形成150nm厚度的40nm金粒子复合体层50。由于形成该层50的粒 子为更大直径的粒子，所以呈现出1neV数量级的可忽略的较小带电能 量，其结果，该复合体层50的电子导电显示欧姆特性(ohmic character)。它不同于由形成显示利用浮动栅极效果支配的导电特性 的层49的小直径的粒子情况。因此，大直径金复合体层50起到作为 一般金层的作用，为此，具有与例如前述的实施例中多晶硅栅极22同 样的栅极功能。

其后，把金复合体层50作为掩模使用，干式腐蚀OTS层37和栅极 氧化层21。由此，通过现有的离子束技术，在衬底3上注入源和漏区 5、6。

类型2

图20表示本发明的存储器的其它类型的示意结构。该器件与图1 所示器件类似，同样的部件赋以相同的参考序号。图17的器件还有控 制栅极51。这是因为对于阻挡层结构2通过有选择地外加电场，使其 隧道阻挡层特性变化的缘故。也就是说，在端子Y上外加电压时，通 过变化端子X的电压，能够变化栅极51的电场，其结果，该电场使阻 挡层2的隧道阻挡层特性变化。利用栅极51外加电场的效果能够从图 21所示的曲线中理解。分别如图21(a)、(b)所示，利用栅极 51上的电压，能够使本器件在“ON”状态与“OFF”状态之间进行 转换。在栅极51上外加的电压使阻止(blocking)电压VX的幅度变 化。如图21(a)所示，如果在栅极51上外加“ON”电压VX， 阻止电压就不存在比较小的情况。在图21(a)中，阻止电压VB在 从-VCL至+VCL的范围内。与此相反，在栅极51上其它的“OFF”中 的电压存在的情况下，阻止区就变为比其大的区，从-VCH至+VCH。 因此，如果本器件切换到“ON”状态下，去存储节点1的电荷就能 够穿越，在“OFF”状态期间，进行存储。实际上，如K.Nakazato 和H.Ahmed在Applied Physical Letters，5 June 1995，Vol.66， No.23，pp.3170-3172上所述，为了增加VCH，在“OFF”状态期间， 最好在栅极51上外加脉冲电压。由外加在字线51上电压VX生成的电 场横向提供给隧道阻挡层结构2，由此，如果与图21(a)、(b) 进行比较就会明白，挤压(squeeze)非导电区。

下面，参照图22和图23，详细说明由栅极51产生的隧道阻挡层结 构2的电压阻止区的调制。图22是表示存储节点1、隧道阻挡层结构 2及连接部分Y的剖视图。在图21中省略了栅极51，在后面说明。 利用由图10中所述的方法形成隧道阻挡层结构，由厚度3～10nm(最 好为3nm，也可以为3～10nm)的非掺杂多晶硅，和厚度1～3nm(最 好为1nm，也可以为1～3nm)的氮化硅的交替层15、16构成。存储 节点1由厚度5～30nm(最好为5nm，也可以为5～30nm)的n型掺 杂多晶硅层构成，用30nm厚度的非掺杂多晶硅层52覆盖。对应的非 掺杂层53在阻挡层结构的其它侧面覆盖在厚度30nm的n型非掺杂多 晶硅层54下。

从图23的能带图可明白，通过七个绝缘氮化硅层15，利用由图11 说明的同样方法，在形成对应比较窄比较高的阻挡层成分18的同时， 还形成比较宽的较低的阻挡层成分17。在栅极51上外加电压的效果 是在选择地使阻挡层成分17较高或较低的同时，还能根据阻挡层成分 18上下拖延。

在写入处理中，在端子X(图20)上外加的电压VX设定为写入电 压VW(0V)，其结果，阻挡层成分17的高度(它实际上与阻挡层 结构中的内部电位相当)在本例中变为比较小的值，为0.2V的数量级。 因此，电子能够穿越窄的阻挡层成分18，通过低宽的阻挡层成分17a 不受阻碍。其结果，电子从端子Y向存储节点1穿越。

通过把电压VX升至备用电压VSS(本例中为-5V)，能够具有在节 点上存储的电荷。由此，可把比较宽的阻挡层成分17的整体高度升至 电平17b(本例中为3V数量级)。该上升的阻挡层成分17的高度阻 止电荷载流子从存储节点1向外的隧道，因此，即使经过10年和更长 时间，也可以保存节点上的信息。

为了读出信息，把电压VX设定为读出电压VR(本例中为-4V数量 级)。如下所述，由此，在保存在存储节点1上存储的电荷的同时， 在比较短的读出周期中(～110ns)允许读出来自本器件源/漏路径的信 息。如图23所示，阻挡层成分就变为形状17c。

第7实施例

下面，用图24说明以上器件的阵列的更详细结构。图24表示四个 单元构成的长方形阵列的平面图。图25、图26分别表示沿图24的 A-A’线和B-B’线剖切的一个单元的剖视图。如图25所示，各存储 单元的示意结构与图5所示的第1类型的结构相同，但追加了栅极51。 相同的部件附以相同的参考序号。图25中，p型衬底3在源区5和漏 区6之间有导电路径4，为了与邻近的单元分离，有绝缘区7。本器 件有存储节点1和如图22所示那样形成的覆盖阻挡层结构2，并且， 有覆盖不掺杂多晶硅层53和n型掺杂多晶硅层54构成的位线。如下 所述，该位线54由电绝缘性的CVDSiO255和SiO2壁56覆盖。该单 元的侧栅极51由厚度100nm的n掺杂多晶硅层构成，该层横向延伸 位线，覆盖阻挡层结构2的侧边缘。

再次参照图24，某行邻接的存储单元的漏极6有公共漏区6，由此， 可理解使存储单元尺寸降低。

对于某单元、例如图24的存储单元M11，在字线X1(51)上外 加写入电压VW的同时，通过在位线Y1(54)上按照二进制码“0” 或“1”外加适当的电压，就能够写入信息。由此，按照位线Y1电压 对应的二进制值“0”或“1”，在存储单元M11的存储节点1上可 写入电荷。该数据不写入其列内的其它存储单元中。这是因为其它单 元在其字线XZ等上加有备用电压VSB的缘故。然后，为了具有单元 M11的节点1的数据，在字线X1上外加备用电压VSB。在字线上不必 外加电压。在不从单元M11中读出存储数据的情况下，把比备用电压 VSB低的读出电压VR外加在字线X1上。通过检测在线S1和G(线5、 6)之间流过的电流，周边电路(图中未示)检测该单元M11的源/漏 导电性。列内的其它存储单元通过在其字线X2等上外加备用电压 VSB，由于关闭进行偏置，所以根据M11的读出，这些单元不被寻址 (指定)。

再有，与现有的DRAM中采用的通常方法类似，能够采用其它方 法使本电路工作。这些方法是把存储的信息向周边电路输送，把该信 息写入存储节点，作为被置换的新信息的方法。该方法具有如下的优 点，即在电压阻止区VB的设计值中有较宽的允许范围，由此，允许各 单元产生的VCL和VCH值的大幅度的变化。二进制值“1”用存储节 点电压VH表示，二进制值“0”用存储节点电压VL表示。作为电路 上的要求，简单地说，就是使VCH大于VH，VCL小于VL(也就是说， VCH＞VH＞VL＞VCL)。实际上，不必指定这些值。根据这个较宽的设计 允许范围，使在一个芯片内集成化多个存储单元成为可能。

下面，用图27至图29说明这种工作方法的细节。图27是表示与图 24对应的存储器阵列的示意电路图，并还一起表示了在与存储器阵列 相同的衬底3上组装的周边电路。各存储单元M11～Mmn对应于前述的 第2类型的存储器。但是，该电路用两个晶体管QR、QW构成的等价 电路表示。存储节点1用N表示。在图27中用存储单元M11表示这 些结构。该芯片有列译码器器件59、单片电压变换器VG。该电压变 换器VG在本例中为5V电源的外部电压源VCC，生成后述的几个控制 电压。存储器阵列的各列有相关的预充电电路60(PC)和读出(读 出)/写入(再写入)电路61(RWC)。PC60和RWC61用存储器 阵列的列n＝1详细表示，列n对应的电路用虚线框表示。

数据输入输出电路62用下面详细说明的方法在接收来自外部信号 源数据的同时，还从存储器阵列向外部输出数据。

图27、图28、图29中使用的各种信号、线、部件的记号列表如下。

                           表     项    目     名    称     M11～Mmn     存储单元     m     存储器阵列的行     n     存储器阵列的列     S1～Sn     读出线     Y1～Yn     数据输入线     X1～Xm     字线     φy1～φyn     列选择信号     I/O     列数据输入/输出     PC     预充电电路     φp     预充电信号     RWC     读出/写入电路     φrw     读出/写入信号     axi     行地址信号     ayi     列地址信号     CE     芯片激励信号     Din     数据输入     Dout     数据输出     WE     写入激励信号     VC     单片电压变换器     VR     读出电源电压     VW     写入电源电压     VP     预充电电源电压     VSB     备用电压     VCC     外部外加电压     IOC     数据输入/输出电路 芯片激励信号CE为电压VCC时(以下称为“高”)，芯片为非工 作状态(inactive)。在该状态中，预充电信号φP为“高”，由于PC60 的晶体管处于“开启”状态，所以S1…Sn、Y1…Yn和I/O预充电 至电压VP。如果CE从“高”变化为0电压(以下成为“低”)，那 么该芯片就变为工作状态(active)。接着，φP变“低”，使PC60 的晶体管“关闭”。这时线S1…Sn、Y1…Yn的电压变为浮动状态， 维持电压值VP。在行器件59中通过外加行地址信号(axi)选择字线。 如果把读出电压VR外加在X1上，那么就读出第1行的存储单元 M11～M1n的信息，在对应的读出线S1～Sn上显现输出信号。例如，如 果以存储单元M11为例，当存储节点N的电压为VP时，晶体管QR变 为“开启”状态，对应的读出线S1达到0V进行放电。相反，有关存 储节点的电压为0V时，由于晶体管QR为“关闭”状态，所以S1维 持在VP上。S1的电压降至0V或VP以下后，读出/写入信号φrw变 “高”，S1的信息经由RWC61向Y1传输。也就是说，S1为0V时， Y1维持在VPV上。这是因为QD处于“关闭”状态的缘故。但是，在 S1为VP时，Y1为0V进行放电。这是因为两个晶体管QP、QT都处 于“开启”状态的缘故。接着，根据外加的列地址信号(ayi)，φy1 有选择地变高，其结果，QY1变为“开启”。因此，Y1的电压变化经 由输入/输出线I/O和IOC62输送在数据输出Dout上。Y1的电压降 至0V或VP以下后，字线X1电压就变为写入电压VW。其结果，晶体 管QW变为“开启”，Y1的电压返回到存储节点N上。这样，即使比 如说读出操作中存储节点电压上有任何的变动，信息也是进行0V或 VP的预充电。对于相同行的其它单元M1Z…M1n也进行这种读出和重 写入操作，但像在单元M11那样的情况下读出的信息不向I/O线输送。 如果读出和重写入操作结束，那么CE变高，X1设定为备用电压VSB， 并且φP变高。

下面，说明写入操作。作为一个例子，用图29表示向存储单元M11 的写入操作。通过与读出操作中说明的相同操作，M11的存储信息向 S1和Y1输送。然后，在I/O上外加与输入数据Din对应的电压，由 此电压置换Y1的读出电压。随后，通过在字线X1上外加写入电压 VW，把该信息存储在存储节点N上。相同行的其它单元M12…M1n 能够在相同的操作中被更新。为了在存储器阵列的所有单元上写入数 据，可以理解，对每行反复依次进行这种处理。

下面，用图30说明制造图24至图26所示实施例的存储单元的方 法。

如图30(a)所示，通过热氧化10Ωcm的P型硅衬底3，形成厚 度5nm的SiO2层21。接着，在层21上覆盖形成存储节点的厚度 5～10nm(最好5nm，也可以至10nm的厚度)的n型掺杂硅膜。该 膜由厚度30nm的不掺杂硅膜52包裹。膜52的表面最好在温度700 ℃的NH3环境下变化为1nm的氮化硅层，形成图22所示的层15的第 1层。该氮化硅层的厚度可利用生长温度从1000℃下的2.5nm变化到 700℃下的1nm。接着，覆盖不掺杂硅层16，进行氮化，形成厚度 1nm的其它氮化硅层15。依次反复六次这种处理，形成图22所示的7 组覆盖层15、16构成的多隧道结2。接着，覆盖厚度30nm的不掺杂 硅膜53。并且，用厚度20nm的Si3N4膜63包裹它。该膜63为了掩 模目的被覆盖，通过在光刻和CHF3及氩气中的腐蚀进行构图化。随 后，使用各自周知的干式腐蚀方法腐蚀除去硅层和氮化硅层53、15、 16、52。

图30(b)中，以Si3N4膜63作为掩模使用，通过与阻挡层结构2 的垂直侧面的侧边缘64a同时进行晶片表面氧化，例如，形成30nm厚 度的SiO264。在源和漏区5、6注入砷。

接着，如图30(c)所示，除去Si3N4膜63，通过现有的CVD工 艺，覆盖30nm的n型掺杂硅膜54，并且覆盖厚度50nm的SiO2膜55。 随后，利用现有的光刻法和干式腐蚀法把层55构图。位线的宽度，也 就是说，图24所示的线Y1(54)的宽度选定为60nm。由此，可进 行本器件的内部电位的良好控制。位线Y1的各个层的厚度能够根据存 储器阵列的尺寸选定。这些层应有大约较宽的位线的厚度。把光刻胶 和SiO2膜55用作掩模，在Cl2气体的气氛中有选择地腐蚀层54、55， 直至呈现隧道阻挡层结构2的最初氮化硅层。

在图30(d)中，覆盖厚度30nm的CVD SiO2层，通过在CHF3和氩气的气氛中进行干式腐蚀，形成侧壁56。

随后，在图30(e)中，覆盖多晶硅层51，通过现有的光刻法和 干式腐蚀法对该层构图，形成字线。

图27所示的周边电路60、61中使用的n型和p型MOS晶体管能 够用现有的方法在同一衬底3上形成。n型MOS晶体管的源和漏区能 够与用图30(b)说明的存储单元Mmn的源和漏区5、6的形成一起 同时形成。

在本实施例中，为了维持各个存储节点1上的存储信息，有必要在 字线上外加备用电压VSB。在器件被关闭时，能够通过使用外部电池 或电容来实现它。除去可忽略的较小漏电流，由于没有有意的电流流 过，所以能够有效地得到非易失性特性。作为后面说明的变形例，通 过把整个电压向正方向仅移动+5V，就能够省略外部电池或电容。这 种情况下，由于备用电压变为0V，所以不需要外部电池。

第8实施例

图31表示移动备用电压的一个方法。这种情况下，把p型掺杂区 65形成在字线的接触区下。该结构能够以图25所示的变形例来考虑。 在图30(d)所示的工序步骤后，以SiO255、56作掩模使用，通过 注入硼离子，形成p型掺杂区65。字线的电压在室温下移动1V左右。 在这种结构中，具有能够更有效地控制内部电位即导电能带边缘的另 一优点。通过注入的硼离子在横方向上的扩大效果和由此形成的注入 p-i结的内建电势效果，能够使实际的位线宽度比现实的位线宽度充分 窄。其结果，在第7实施例中，没有0.6μm的位线宽度，即使1μm位 线宽度，也足以实现本存储器。该结构中，VSB＝-4V，VR＝-3V， VW＝1V。

第9实施例

再有，在图32所示的阻挡层结构的内部，能够形成p型掺杂层66， 由此，可获得更大的内部电位。能够把图32的结构作为图31所示结 构的变形例来考虑。通过蒸镀p型硅膜，或通过在形成阻挡层结构的 中间阶段注入硼离子，能够容易地形成这种p型层66。这种层可通过 反复蒸镀法形成。在降低硼的扩散中，通过图22那样的薄隧道阻挡层 15夹入p型层66。这种情况下，字线电压直接控制内部电位以至导电 能带边缘。因此，能够降低准备周期和写入周期之间的字线电压差。 在该结构中，VSB＝-2V，VR＝-1V，VW＝1V。

第10实施例

在本实施例中，如图33所示，使用5nm数量级的更厚的隧道阻挡 层结构。能够把图33的结构作为图22所示结构的变形例来考虑。这 种阻挡层结构能够组装在用图24～图26说明的器件中。图33的存储节 点由厚度30nm的不掺杂多晶硅层52包裹。此外，该层52本身由Si3N4材料构成的单一阻挡层67包裹。该Si3N4膜能够通过由300～500W的 高频功率在550℃下用等离子体氮化法形成。并且，该层由参照图22 说明的厚度30nm的不掺杂Si层53包裹。用图34表示由此形成的阻 挡层结构的导电能带图。该导电能带图有比较低的阻挡层高度比较宽 的阻挡层成分17，和由层67生成的、比较高的阻挡层高度的比较窄 的阻挡层成分18。本例中，该阻挡层高度有两伏特数量级，由绝缘Si3N4的厚度5nm的层生成。写入操作中，写入电压外加在图33的侧栅极 51上(图中未示)。本例中，利用写入电压VW＝5V，为了使比较宽 的阻挡层成分作为图34的成分17a，在过渡状态中，可减低阻挡层结 构。为了读出数据，在栅极51上外加作为阻挡层17b的电压VR。该 结构中，能够读出来自存储器的数据。为了存储信息，通过在字线X 上外加0V，为了积极地阻止来自存储节点1的电荷漏泄，使结构17c 为备用电压VSB＝0V。

类型3

第11实施例

图35表示本发明存储器的又一类型。概括地说，该器件与图4和图 5说明的实施例类似，相同的要素赋以相同的参考序号。在图35的实 施例中，阻挡层结构由水平面内的点68(lateral dots)构成。 W.Chen，H.Ahmed和K.Nakazato在Applied Physics Letters，12 June 1995，Vol.66，No.24，pp.3383-3384上披露了通过离子束覆 盖的各种不同方法形成这些点，此外，H.Ahmed在Third International Symposium on New  Pheromena in Mesoscopic Structures，December 1995上披露了通过单原子光刻形成这些点。 再有，利用前述的Yano等披露的多晶硅膜内的粒子，此外，通过前述 第3、第4、第5实施例的方法中说明的那种纳米结晶，再有，通过 前述第6实施例的方法中说明的那种胶态粒子，能够置换水平面内的 点68。

在本发明的范围内包含多种变形、变更。例如，通过互相交换n型 和p型材料的各个区，能够生成具有与前述材料互补的导电特性的器 件。通过混合不同厚度的导电材料和绝缘材料，能够形成隧道阻挡层 结构。此外，还能够使用不同的绝缘材料。例如，作为隧道阻挡层， 能够使用氮化硅来代替硅氧化物。并且，对于绝缘体上硅(silicon on insulator)、SiGe、Ge、GaAs、其它本领域人员熟悉的材料等的 不同基础衬底，能够采用其它的半导体制造体系。此外，说明了在本 发明第1类型的存储器中使用的器件，但阻挡层结构的各种不同的实 施例和其变形例也能够用于有侧栅极51的第2类型的实施例中。该第 2类型的实施例可根据第1类型的原理那样工作，能够进行没有侧栅 极，或在侧栅极上外加固定电压的变形。