技术领域
[0001] 本
发明属于集成电路设计技术领域，尤其涉及一种电子设备、FPGA芯片及其接口电路。
背景技术
[0002] 目前，随着集成电路的发展，一方面现场可编程
门阵列(Field－Programmable Gate Array，FPGA)作为
专用集成电路领域中的一种半定制电路，因其可重构、逻辑资源丰富、输入输出接口灵活等特点被广泛应用于各种领域。另一方面双倍速率(Double Data Rate，DDR)同步动态随机
存储器(Synchronous Dynamic Random Access Memory，SDRAM)因其高数据传输速率，同样在很多领域中得到广泛应用。基于FPGA的特点和DDR SDRAM的特点，二者的结合可广泛应用于图像视频时序控制系统、工业控制系统等多个领域。
[0003] 由于DDR SDRAM具有严格的时序要求，因此其逻辑控制较为复杂，进而使得DDR SDRAM需要专门的接口电路来实现数据的读写操作，即需要能够将FPGA的内存
控制器传递过来的命令、地址、数据等
信号，按照DDR所规定的格式和电气特性发送给DDR SDRAM，并接收DDR SDRAM的读出数据。
[0004] 目前，为了确保准确、稳定地对DDR SDRAM进行读写操作，
现有技术主要通过使用FPGA中的数据选取脉冲DQS硬核实现。然而，虽然DQS硬核可以对时钟
相位进行调整，进而使得DQS信号边沿处于DDR SDRAM数据的中间，以保证数据稳定传输，但是针对某些没有内嵌DQS硬核的FPGA器件而言，将无法产生偏移相位的信号同步和
采样信号，如此将使得FPGA和DDR SDRAM两者无法得到有效结合，进而降低了FPGA和DDR SDRAM二者结合的适用性。
[0005] 故，有必要提供一种技术方案，以解决上述技术问题。
发明内容
[0006] 有鉴于此，本发明
实施例提供了一种电子设备、FPGA芯片及其接口电路，其作为FPGA和DDR SDRAM两者之间的数据
桥梁，使得FPGA和DDR SDRAM两者得到有效结合，提高了FPGA和DDR SDRAM二者结合的适用性。
[0007] 本发明实施例的第一方面提供了一种接口电路，用于为FPGA芯片与外部的双倍速率存储器之间提供
通信接口，所述接口电路包括：
[0008] 时钟模
块，用于产生高速写偏移
时钟信号、高速读偏移时钟信号以及低速时钟信号；
[0009] 初始化模块，与所述时钟模块以及所述双倍速率存储器连接，用于在所述低速时钟信号的作用下工作，并在所述双倍速率存储器上电后，对所述双倍速率存储器进行初始化设置；
[0010] 数据通路模块，与所述时钟模块、所述FPGA芯片中的内存控制器以及输入输出逻辑模块连接，用于在所述低速时钟信号的作用下工作，并当所述FPGA芯片中的内存控制器对所述双倍速率存储器进行写数据操作时，接收所述FPGA芯片中的内存控制器发送的写数据和数据使能信号，并将所述写数据和所述数据使能信号发送至输入输出逻辑模块；当所述FPGA芯片中的内存控制器对所述双倍速率存储器进行读数据操作时，所述数据通路模块接收所述输入输出逻辑模块从所述双倍速率存储器中读出的数据，并将读出的数据发送至所述FPGA芯片中的内存控制器；
[0011] 命令/地址控制通路模块，与所述时钟模块、所述FPGA芯片中的内存控制器以及所述输入输出逻辑模块连接，用于在所述低速时钟信号的作用下工作，并接收所述FPGA芯片中的内存控制器发送的读/写命令和地址信号，且将所述读/写命令和地址信号发送至所述输入输出逻辑模块；
[0012] 所述输入输出逻辑模块，与所述时钟模块以及所述双倍速率存储器连接，用于在所述低速时钟信号的作用下工作，并在所述高速写偏移时钟信号的作用下，根据所述数据使能信号、所述写命令以及所述地址信号将所述FPGA芯片中的内存控制器发送的写数据写入所述双倍速率存储器，并且在所述高速读偏移时钟信号的作用下，根据读命令和地址信号将所述双倍速率存储器中存储的数据读出。
[0013] 本发明实施例的第二方面提供了一种FPGA芯片，所述FPGA芯片包括上述接口电路。
[0014] 本发明实施例的第三方面提供了一种电子设备，所述电子设备包括上述FPGA芯片。
[0015] 本发明实施例与现有技术相比存在的有益效果是：本发明通过采用包括时钟模块、初始化模块、数据通路模块、命令/地址控制通路模块以及输入输出逻辑模块的接口电路，使得该接口电路中的各个模块配合完成FPGA和DDR SDRAM之间的数据读写，进而使得该接口电路作为FPGA和DDR SDRAM两者之间的数据桥梁，可使得FPGA和DDR SDRAM两者得到有效结合，提高了FPGA和DDR SDRAM二者结合的适用性。
附图说明
[0016] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0017] 图1是本发明一实施例所提供的接口电路的模块结构示意图；
[0018] 图2是本发明另一实施例所提供的接口电路的模块结构示意图。
具体实施方式
[0019] 以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
[0020] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0021] 为了说明本发明所述的技术方案，下面通过具体实施例来进行说明：
[0022] 图1示出了本发明一实施例所提供的接口电路1的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
[0023] 如图1所示，本发明实施例所提供的接口电路1用于为FPGA芯片4与外部双倍速率存储器DDR SDRAM 2之间提供通信接口，并且该接口电路1包括：时钟模块10、初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14。
[0024] 其中，时钟模块10，用于产生高速写偏移时钟信号、高速读偏移时钟信号以及低速时钟信号；
[0025] 初始化模块11，与时钟模块12以及双倍速率存储器2连接，用于在低速时钟信号的作用下工作，并在双倍速率存储器2上电后，对双倍速率存储器2进行初始化设置；
[0026] 数据通路模块12，与时钟模块10、FPGA芯片4中的内存控制器3以及输入输出逻辑模块14连接，用于在低速时钟信号的作用下工作，并当FPGA芯片4中的内存控制器3对双倍速率存储器2进行写数据操作时，接收FPGA芯片4中的内存控制器3发送的写数据和数据使能信号，并将写数据和数据使能信号发送至输入输出逻辑模块14；当FPGA芯片4中的内存控制器3对双倍速率存储器2进行读数据操作时，数据通路模块12接收输入输出逻辑模块14从双倍速率存储器2中读出的数据，并将读出的数据发送至FPGA芯片4中的内存控制器3；
[0027] 命令/地址控制通路模块13，与时钟模块10、FPGA芯片4中的内存控制器3以及输入输出逻辑模块14连接，用于在低速时钟信号的作用下工作，并接收FPGA芯片4中的控制器3发送的读/写命令和地址信号，且将读/写命令和地址信号发送至输入输出逻辑模块14；
[0028] 输入输出逻辑模块14，与时钟模块10以及双倍速率存储器2连接，用于在低速时钟信号的作用下工作，并在高速写偏移时钟信号的作用下，根据数据使能信号、写命令以及地址信号将FPGA芯片4中的内存控制器3发送的写数据写入双倍速率存储器2，并且在高速读偏移时钟信号的作用下，根据读命令和地址信号将双倍速率存储器2中存储的数据读出。
[0029] 具体实施时，FPGA芯片4中的内存控制器3发送的写数据、读数据、各种命令、信号等均是根据用户设计对FPGA芯片4进行相应设置时的需求进行的，即FPGA芯片4中的内存控制器3发送的写数据、读数据、各种命令、信号是根据FPGA芯片4具体实现的功能进行的；此外，需要说明的是，在本实施例中，接口电路1中的初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14四个模块之间两两互相连接，图1中仅对部分连接关系进行了示意。
[0030] 需要说明的是，在本发明实施例中，DDR SDRAM是在同步动态随机存储器(Synchronous Dynamic Random Access Memory，SDRAM)
基础上发展而来的。具体的，SDRAM在一个时钟周期内只传输一次数据，并且传输数据时是在时钟的上升期进行数据传输的，而DDR SDRAM则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。
[0031] 在本实施例中，本发明通过采用包括时钟模块10、初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14的接口电路1，使得该接口电路1可正确接收FPGA芯片4中内存控制器3的命令，并向DDR SDRAM提供满足时序与顺序要求的信号，进而将实现FPGA芯片与DDR SDRAM之间的数据读写，解决了在没有DQS硬核的FPGA器件上仍然可以使用DDR SDRAM的问题，同时减小了设计规模，降低了成本，并且方便生产调试，有效提升了FPGA产品在多个领域的市场竞争
力。
[0032] 进一步地，作为本发明一种实施方式，如图2所示，时钟模块10包括
锁相环100、
分频器101以及时钟启停器102。
[0033] 其中，
锁相环100，与输入输出逻辑模块14连接，用于产生高速读偏移时钟信号和高速写偏移时钟信号；
[0034] 分频器101，与锁相环100、初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14连接，用于根据高速读偏移时钟信号或高速写偏移时钟信号产生相应的低速时钟信号；
[0035] 时钟启停器102，与分频器101连接，用于控制分频器101输出低速时钟信号的时间。
[0036] 具体实施时，锁相环100根据外部提供设备提供的原始低速时钟信号产生高速时钟信号，分频器101将该高速时钟信号分频成同时钟域的低速时钟信号，并将该低速时钟信号发送至初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14，使得初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14进行同步性工作，而时钟启停器102则在外部同步模块或者同步器的控制下，负责时钟放出的准确时刻进而以用于同步系统，同时其他子模块也使用这个低速时钟作为时钟信号确保系统的同步性。
[0037] 需要说明的是，在本发明实施例中，当接口电路1工作于写数据模式时，锁相环100根据外部提供设备提供的原始低速时钟信号产生高速写偏移时钟信号，而分频器101则将该高速写偏移时钟信号分频呈同时钟域的第一低速时钟信号；当接口电路1工作于读数据模式时，锁相环100根据外部提供设备提供的原始低速时钟信号产生高速读偏移时钟信号，而分频器101则将该高速读偏移时钟信号分频呈同时钟域的第二低速时钟信号。
[0038] 在本实施例中，通过采用包括锁相环100、分频器101以及时钟启停器102的时钟模块10，使得锁相环100可产生数据读写过程中的高速时钟信号，分频器101根据该高速时钟信号产生用于控制初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14同步工作的时钟信号，使得该接口电路1中的各个模块可同步工作，避免了接口电路1因其内部模块工作不同步而无法进行正确的数据读写。
[0039] 进一步地，初始模块11在对双倍速率存储器2进行初始化设置时，该初始化设置包括但不限于复位、时钟使能以及寄存器配置等设置。
[0040] 进一步地，作为本发明一种实施方式，本实施例所提供的接口电路1还可以在对数据进行读出之前进行读校准，即输入输出逻辑模块14在高速写偏移时钟信号的作用下，根据写命令向双倍速率存储器2的预设地址写入固定数据，并在高速读偏移时钟信号的作用下，根据读命令将固定数据读出，并根据写入的固定数据与读出的固定数据对双倍速率存储器2进行读校准；需要说明的是，预设地址和固定数据可根据用户设计进行设置，此处不做具体限制。
[0041] 具体实施时，当对双速倍率存储器2中的数据进行读出操作之前，输入输出逻辑模块14在高速写偏移时钟信号的作用下，根据写命令向双倍速率存储器2的地址A写入固定数据B，并在高速读偏移时钟信号的作用下，根据读命令将该固定数据B读出。在将该固定数据B读出后，输入输出逻辑模块14将读出的固定数据B与写入的固定数据B进行比较，若两者相同，则表明数据读过程无误，若两者有偏差，则输出相应的消息，以实现对读数据过程的校准。
[0042] 在本实施例中，本发明提供的接口电路1在对数据进行读出之前通过读校准，可提前知悉读数据过程是否存在故障，进而可及时做出相应的解救措施，避免因读数据过程存在问题而导致FPGA芯片与双倍速率存储器之间无法进行有效结合。
[0043] 进一步地，作为本发明一种实施方式，输入输出逻辑模块14中包括
串并转换器，该串并转换器的高速时钟端口与时钟模块10连接，当输入输出逻辑模块14将双倍速率存储器2中存储的数据读出时，串并转换器对读出的数据进行中心点采样，进而保证数据读出过程中采样的准确性，从而确保数据被准确读出。
[0044] 进一步地，作为本发明一种实施方式，输入输出逻辑模块14中包括
并串转换器，并串转换器的高速时钟端口与时钟模块10连接，当输入输出逻辑模块14将FPGA芯片4中的内存控制器3发送的写数据写入双倍速率存储器2时，并串转换器对写入的数据与高速写偏移时钟信号进行同步处理。
[0045] 需要说明的是，在本实施例中，串并转换器和并串转换器分别与现有的串并转换器和并串转换器的电路结构和工作原理相同，具体可参考现有技术，此处不再赘述。
[0046] 进一步地，作为本发明一种实施方式，数据通路模块12还用于当FPGA芯片4中的内存控制器3对双倍速率存储器2进行写数据操作时，接收FPGA芯片4中的内存控制器3发送写延时参数，并根据写延时参数对写数据进行缓存处理。
[0047] 进一步地，作为本发明一种实施方式，数据通路模块12还用于FPGA芯片4中的内存控制器3对双倍速率存储器2进行读数据操作时，接收输入输出逻辑模块14发送的读延时参数，并根据读延时参数对读出的数据进行缓存处理。
[0048] 下面以图2所示的电路为例对本发明所提供的接口电路1的工作原理作具体说明，详述如下：
[0049] 如图2所示，当在某个应用场景中，需要在FPGA芯片中与双速倍率存储器2进行数据读写通信时，时钟模块10中的锁相环100根据外部输入的时钟信号生成高速读偏移时钟信号和高速写偏移时钟信号的高速时钟信号，时钟模块10中的分频器101对该高速时钟信号进行分频，以生成相应的低速时钟信号，并将该低速时钟信号发送至初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14，使得初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14根据该低速时钟信号进行同步工作，同时将该高速读偏移时钟信号和高速写偏移时钟信号发送至输入输出逻辑模块14。
[0050] 当初始化模块11在时钟模块10提供的低速时钟信号的作用下工作时，初始化模块11的主要作用是对双速倍率存储器2进行初始化配置。当FPGA芯片4中的内存控制器根据具体应用场景中用户设计的命令需要将数据写入双倍速率存储器2中时，FPGA芯片4中的内存控制器3将发送相应的写数据和写数据使能信号至数据通路模块12，数据通路模块12则将该写数据和写数据使能信号发送至输入输出逻辑模块14；同时，FPGA芯片4中的内存控制器
3还将发送相应的写命令以及数据写入地址信号至命令/地址控制通路模块13，命令/地址控制通路模块13则将该写命令和数据写入地址信号发送至输入输出逻辑模块14；当输入输出逻辑模块14在时钟模块10发送的低速时钟信号下工作时，输入输出逻辑模块14将在高速写偏移时钟信号的作用下，根据数据使能信号、写命令以及数据写入地址信号将FPGA芯片4中的内存控制器3发送的写数据写入双倍速率存储器2的相应地址中，以实现FPGA芯片与双倍速率存储器2之间的数据写入通信。
[0051] 当FPGA芯片4中的内存控制器根据具体应用场景中用户设计的命令需要从双倍速率存储器2中读出数据时，FPGA芯片4中的内存控制器3将发送相应的读命令以及数据读出地址信号至命令/地址控制通路模块13，命令/地址控制通路模块13则将该读命令和数据读出地址信号发送至输入输出逻辑模块14，输入输出逻辑模块14在接收到该读命令和数据读出地址信号后，将双倍速率存储器2中相应地址存储的数据读出，并通过数据通路模块12发送给FPGA芯片4中的内存控制器3，以实现FPGA芯片与双倍速率存储器2之间的数据读出通信。
[0052] 在本实施例中，本发明提供的接口电路1提供了FPGA芯片4的内存控制器3与外部DDR SDRAM 2之间的物理层定义与接口，其通过接收来自FPGA芯片4中的内存控制器3的命令，并向DDR SDRAM 2提供满足时序与顺序要求的信号，使得FPGA器件在不受型号的限制的情况下，均可以与DDR SDRAM 2进行结合，并且在结构简单、低成本、逻辑规模小、调试方便的同时达到高速传输的目的，进而使得FPGA芯片与DDR SDRAM两者的结合可以应用于更多的场合，从而使得DDR SDRAM颗粒和FPGA芯片结合使用的应用场景中，具体明显的优势。
[0053] 进一步地，本发明还提供一种FPGA芯片4，该FPGA芯片4包括接口电路1和内存控制器3。需要说明的是，由于本发明实施例所提供的FPGA芯片4中的接口电路1和图1至图2所的接口电路1相同，因此，本发明实施例所提供的FPGA芯片4中的接口电路1的具体工作原理，可参考前述关于图1和图2的详细描述，此处不再赘述。
[0054] 进一步地，本发明还提供了一种电子设备，该电子设备包括FPGA芯片。需要说明的是，由于本发明实施例所提供的电子设备中的FPGA芯片4所包括的接口电路和图1与图2所示出的接口电路1相同，因此，本发明实施例所提供的电子设备中的FPGA芯片4的具体工作原理，可参考前述关于图1和图2的详细描述，此处不再赘述。
[0055] 在本发明中，通过采用包括时钟模块、初始化模块、数据通路模块、命令/地址控制通路模块以及输入输出逻辑模块的接口电路，使得该接口电路中的各个模块配合完成FPGA和DDR SDRAM之间的数据读写，进而使得该接口电路作为FPGA和DDR SDRAM两者之间的数据桥梁，可使得FPGA和DDR SDRAM两者得到有效结合，提高了FPGA和DDR SDRAM二者结合的适用性。
[0056] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何
修改、等同替换和改进等，均应包含在本发明的保护范围之内。
