공정 변화에 둔감한 셀프 바이어싱 위상동기 루프 회로 및이의 셀프 바이어싱 방법
专利汇可以提供공정 변화에 둔감한 셀프 바이어싱 위상동기 루프 회로 및이의 셀프 바이어싱 방법专利检索，专利查询，专利分析的服务。并且A process-insensitive phase locked loop circuit and a self biasing method thereof are provided to prevent a loop stability from deteriorating by maintaining a constant ratio between a bandwidth of loop and a zero of loop. In a phase locked loop circuit, a phase frequency detector(21) generates an up signal(UP) and a down signal(DN) by comparing an input clock signal(ICLK) with a feedback clock signal(FCLK). A main charge pump circuit(22) supplies a charge to a loop filter capacitor(Cp) connected to an output terminal in response to the up signal(UP) and the down signal(DN). A first amplifier(24) amplifies a voltage of the loop filter capacitor(Cp) and outputs the amplified voltage. An auxiliary charge pump circuit(23) supplies the charge to an output terminal of the first amplifier(24) in response to the up signal(UP) and the down signal(DN). A second amplifier(25) amplifies the output voltage of the first amplifier(24) and outputs the amplified voltage. A voltage control oscillator(26) generates an oscillation clock signal(OCLK) in response to the output voltage of the second amplifier(25). A frequency divider(28) generates the feedback clock signal(FCLK) by dividing the oscillation clock signal(OCLK). A bias circuit(29) generates a first bias current(In) by an NMOS transistor, a second bias current by a PMOS transistor, and a third bias(In+Ip) current by adding the first(In) and second bias currents in response to the output voltage of the second amplifier(25). The first bias current(In) is supplied as a bias current of the main charge pump circuit(22) and the auxiliary charge pump circuit(23) and the third bias current(In+Ip) is supplied as a bias current of the first amplifier(24).，下面是공정 변화에 둔감한 셀프 바이어싱 위상동기 루프 회로 및이의 셀프 바이어싱 방법专利的具体信息内容。
공정 변화에 둔감한 셀프 바이어싱 위상동기 루프 회로 및 이의 셀프 바이어싱 방법{Process-insensitive phase locked loop circuit and self biasing method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 셀프 바이어싱 PLL 회로의 일예를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 셀프 바이어싱 PLL 회로를 나타내는 블록도이다.
도 3은 도 2에 도시된 바이어스 회로의 구성을 나타내는 상세 회로도이다.
도 4는 도 2에 도시된 제1연산증폭기의 구성을 나타내는 상세 회로도이다.
도 5는 도 2에 도시된 전하펌프 회로들의 구성을 나타내는 상세 회로도이다.
도 6은 도 1에 도시된 종래의 셀프 바이어싱 PLL 회로와 도 2에 도시된 본 발명에 따른 셀프 바이어싱 PLL 회로에서 PVT에 따른 루프의 대역폭과 루프의 제로의 변화를 보여주는 시뮬레이션 결과이다.
본 발명은 위상동기 루프(Phase Locked Loop, PLL) 회로에 관한 것으로, 특히 제조공정 변화(variation)에 둔감한(insensitive) 셀프 바이어싱(self biasing) 위상동기 루프 회로 및 이의 셀프 바이어싱 방법에 관한 것이다.
PLL 회로는 입력 클럭신호의 위상과 출력 클럭신호의 위상을 비교하여 두 신호의 위상을 일치시키도록 만드는 회로로서 메모리장치와 같은 반도체 집적회로에 자주 사용된다. 특히 넓은 주파수 범위에 걸쳐 루프 안정화(loop stability)를 보장하기 위해서는 셀프 바이어싱 PLL 회로가 사용된다. 일반적인 종래의 셀프 바이어싱 PLL 회로의 일예가 "IEEE Journal of Solid State Circuit, VOL. 38, NO.5, May 2003"의 747-754 페이지에 기재된 논문 "A 0.4-4 Gb/s CMOS Quad Transceiver Cell Using On-Chip Regulated Dual-Loop PLLs"에 개시되어 있다.
도 1은 종래의 셀프 바이어싱 PLL 회로의 일예를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 종래의 셀프 바이어싱 PLL 회로는 위상주파수 검출기(phase frequency detector)(11), 주(main) 전하펌프 회로(12), 보조(auxiliary) 전하펌프 회로(13), 루프 필터 커패시터(Cp), 제1연산증폭기(14), 제2연산증폭기(15), 전압제어 발진기(voltage-controlled oscillator)(16), 듀티 정정기(duty corrector)(17), 분주기(divider)(18), 및 바이어스 회로(19)를 구비한다.
ICLK는 입력 클럭신호를 나타내고 FCLK는 분주기(18)에 의해 주파수 분주되어 발생되는 피드백 클럭신호를 나타낸다. UP 및 DN은 전하펌프 회로들(12,13)을 제어하기 위해 위상주파수 검출기(11)에 의해 발생되는 업 신호 및 다운 신호를 나타낸다.
이러한 구조를 갖는 종래의 셀프 바이어싱 PLL 회로에서는 동작 주파수에 비례해서 루프(loop)의 대역폭(bandwidth)이 결정된다. 즉 동작 주파수가 빠르면 루프의 대역폭은 커지고 동작 주파수가 느려지면 루프의 대역폭은 작아진다. 또한 루프의 안정화를 위해 사용되는 루프 제로(zero)의 위치도 루프의 대역폭에 비례해서 움직인다.
이와 같이 동작 주파수, 대역폭, 및 루프 제로의 비례관계를 유지하는 것은 PLL 회로의 안정화를 위해 중요하며, 이 비례관계를 유지하기 위해서 셀프 바이어싱 PLL 회로는 전압제어 발진기(16)에 대한 제어전압(Vc)을 기준으로 하여 주 전하펌프 회로(12), 보조 전하펌프 회로(13), 제1연산증폭기(14), 및 제2연산증폭기(15)의 바이어스 전류를 제어한다. 다시말해 바이어스 회로(19)가 제2연산증폭기(15)의 출력전압인 제어전압(Vc)에 응답하여 바이어스 전류(In)를 생성하고 이 바이어스 전류(In)가 주 전하펌프 회로(12), 보조 전하펌프 회로(13), 제1연산증폭기(14), 및 제2연산증폭기(15)의 바이어스 전류로서 제공된다.
그런데 도 1에 도시된 바와 같은 종래의 셀프 바이어싱 PLL 회로에서는, 바이어스 회로(19)가 엔모스 트랜지스터만을 이용해 바이어스 전류(In)를 발생하도록 구성되어 있다. 따라서 반도체 제조공정 변화(variation)로 인해 엔모스 트랜지스터의 특성과 피모스 트랜지스터의 특성이 서로 다른 방향으로 변할 경우에는, 루프 제로(zero)의 위치가 루프의 대역폭에 비례하지 않게 되어 루프 안정도가 나빠지는 문제점이 있다.
이하 종래의 셀프 바이어싱 PLL 회로의 문제점이 좀더 설명된다. 종래의 셀 프 바이어싱 PLL 회로에서 전압제어 발진기(16)의 주파수(Fvco)는 다음 수학식 1로 표현되고 루프의 대역폭(LOOP BW)은 수학식 2로 표현되며 루프의 제로(LOOP ZR)는 수학식 3으로 표현된다.
여기에서 gmn 및 gmp는 각각 전압제어 발진기(16)를 구성하는 엔모스 트랜지스터 및 피모스 트랜지스터의 트랜스콘덕턴스(transconductance)를 나타낸다. Ipmp는 주 전하펌프 회로(12)의 전류를 나타내며 gmn에 비례한다. Gm은 제1연산증폭기(14)의 트랜스콘덕턴스를 나타내며 역시 gmn에 비례한다. a1, a2, 및 a3는 비례상수를 나타낸다.
상기 수학식들에서 알 수 있듯이, 종래의 셀프 바이어싱 PLL 회로에서 전압제어 발진기(16)의 주파수(Fvco) 및 루프의 대역폭(LOOP BW)은 gmn과 gmp의 합에 비례하지만 루프의 제로(LOOP ZR)는 gmn에만 비례한다.
일반적으로 반도체 제조공정시 엔모스 트랜지스터의 특성과 피모스 트랜지스터의 특성이 동일한 방향으로 변할 경우에는, 예컨대 엔모스 트랜지스터의 동작속도 특성과 피모스 트랜지스터의 동작속도 특성이 모두 빨라지는 방향으로 변하거나 또는 모두 느려지는 방향으로 변할 경우에는 상술한 비례관계는 별 문제없이 유지된다.
그러나 제조공정시 엔모스 트랜지스터의 특성과 피모스 트랜지스터의 특성이 서로 다른 방향으로 변할 경우에는, 예컨대 엔모스 트랜지스터의 동작속도 특성은 빨라지는 방향으로 변하고 피모스 트랜지스터의 동작속도 특성은 느려지는 방향으로 변하거나 또는 이와 반대로 엔모스 트랜지스터의 동작속도 특성은 느려지는 방향으로 변하고 피모스 트랜지스터의 동작속도 특성은 빨라지는 방향으로 변할 경우에는, 상술한 비례관계가 유지되지 못할 수 있다. 이러한 경우에는 루프 안정도(loop stability)가 나빠지게 되어 최악의 경우 오동작이 유발될 수 있다.
이상에서와 같이 종래의 셀프 바이어싱 PLL 회로는 제조공정 변화에 민감하여 이로 인해 경우에 따라 루프 안정도가 나빠지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 제조공정 변화에 둔감(insensitive)하여 제조공정 변화가 있더라도 루프 안정도가 나빠지지 않는 셀프 바이어싱 PLL 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 제조공정 변화가 있더라도 루프 안정도가 나빠지는 것을 방지할 수 있는 셀프 바이어싱 PLL 회로에서의 셀프 바이어싱 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 셀프 바이어싱 PLL 회로 는, 위상주파수 검출기, 주 전하펌프 회로, 보조 전하펌프 회로, 제1증폭기, 제2증폭기, 전압제어 발진기, 분주기, 및 바이어스 회로를 구비한다.
상기 위상주파수 검출기는 입력 클럭신호 및 피드백 클럭신호를 비교하여 업 신호 및 다운 신호를 발생한다. 상기 주 전하펌프 회로는 상기 업 신호 및 상기 다운 신호에 응답하여, 자신의 출력단에 연결된 루프 필터 커패시터에 전하를 공급한다. 상기 보조 전하펌프 회로는 상기 업 신호 및 상기 다운 신호에 응답하여 상기 제1증폭기의 출력단에 전하를 공급한다.
상기 제1증폭기는 상기 루프 필터 커패시터의 전압을 증폭하여 출력한다. 상기 제2증폭기는 상기 제1증폭기의 출력전압을 증폭하여 출력한다. 상기 전압제어 발진기는 상기 제2증폭기의 출력전압에 응답하여 발진 클럭신호를 발생한다. 상기 분주기는 상기 발진 클럭신호를 주파수 분주하여 상기 피드백 클럭신호를 발생한다.
특히 상기 바이어스 회로는 상기 제2증폭기의 출력전압에 응답하여, 엔모스 트랜지스터에 의해 제1바이어스 전류를 발생하고 피모스 트랜지스터에 의해 제2바이어스 전류를 발생하고 상기 제1바이어스 전류와 상기 제2바이어스 전류를 합하여 제3바이어스 전류를 발생한다. 그리고 상기 제1바이어스 전류는 상기 주 전하펌프 회로 및 상기 보조 전하펌프 회로의 바이어스 전류로서 제공되고 상기 제3바이어스 전류는 상기 제1증폭기의 바이어스 전류로서 제공된다.
바람직한 실시예에 따르면 상기 바이어스 회로는, 상기 제2증폭기의 출력전압에 응답하여 상기 제1바이어스 전류를 공급하는 엔모스 트랜지스터, 상기 제1바 이어스 전류를 공통 출력단에 복사(mirroring)하는 제1전류미러, 상기 제2증폭기의 출력전압을 전원전압으로 하여 상기 제2바이어스 전류를 공급하는 피모스 트랜지스터, 상기 제2바이어스 전류를 복사(mirrorimg)하는 제2전류미러, 및 상기 제2전류미러에 의해 복사된 상기 제2바이어스 전류를 상기 공통 출력단에 다시 복사하는 제3전류미러를 구비하고, 상기 공통 출력단에서 상기 복사된 제1바이어스 전류와 상기 복사된 제2바이어스 전류가 합해져 상기 제3바이어스 전류가 발생된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 셀프 바이어싱 방법은, 상기한 바와 같은 위상주파수 검출기, 주 전하펌프 회로, 보조 전하펌프 회로, 제1증폭기, 제2증폭기, 전압제어 발진기, 및 분주기를 구비하는 셀프 바이어싱 PLL 회로의 셀프 바이어싱 방법에 있어서, 상기 제2증폭기의 출력전압에 응답하여, 엔모스 트랜지스터에 의해 제1바이어스 전류를 발생하는 단계; 상기 제2증폭기의 출력전압에 응답하여, 피모스 트랜지스터에 의해 제2바이어스 전류를 발생하는 단계; 상기 제1바이어스 전류와 상기 제2바이어스 전류를 합하여 제3바이어스 전류를 발생하는 단계; 상기 제1바이어스 전류를 상기 주 전하펌프 회로 및 상기 보조 전하펌프 회로의 바이어스 전류로서 제공하는 단계; 및 상기 제3바이어스 전류를 상기 제1증폭기의 바이어스 전류로서 제공하는 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 제1바이어스 전류를 발생하는 단계는, 상기 엔모스 트랜지스터의 소오스에 접지전압을 인가하고 게이트에 상기 제2증폭기의 출력전압을 인가하는 단계를 구비한다. 상기 제2바이어스 전류를 발생하는 단계는, 상기 피모스 트랜지스터의 소오스에 상기 제2증폭기의 출력전압을 인가하고 게이트 에 접지전압을 인가하는 단계를 구비한다.
상기 제3바이어스 전류를 발생하는 단계는, 상기 제1바이어스 전류를 공통 출력단에 복사(mirroring)하는 단계; 상기 제2바이어스 전류를 복사하는 단계; 상기 복사된 제2바이어스 전류를 상기 공통 출력단에 다시 복사하는 단계; 및 상기 공통 출력단에서 상기 복사된 제1바이어스 전류와 상기 복사된 제2바이어스 전류를 합하는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 셀프 바이어싱 PLL 회로를 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 셀프 바이어싱 PLL 회로는, 위상주파수 검출기(21), 주 전하펌프 회로(22), 보조 전하펌프 회로(23), 루프 필터 커패시터(Cp), 제1연산증폭기(24), 제2연산증폭기(25), 전압제어 발진기(26), 듀티 정정기(27), 분주기(28), 및 바이어스 회로(29)를 구비한다. 듀티 정정기(27)는 필요에 따라 포함되지 않을 수도 있다.
위상주파수 검출기(21)는 입력 클럭신호(ICLK) 및 피드백 클럭신호(FCLK)를 비교하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 주 전하펌프 회로(22)는 업 신호(UP) 및 다운 신호(DN)에 응답하여, 루프 필터 커패시터(Cp)에 전하를 공급한다. 제1연산증폭기(24)는 루프 필터 커패시터(Cp)의 전압을 증폭하여 출력한다. 보조 전하펌프 회로(23)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 제1연산증폭기(24)의 출력단에 전하를 공급한다. 보조 전하펌프 회로(23)와 제1연산증폭기(24)는 함께 루프를 안정화시키기 위해 제로(zero)를 발생시키는 역할을 한다.
제2연산증폭기(25)는 제1연산증폭기(24)의 출력전압을 증폭하여 증폭된 전압을 제어전압(Vc)으로서 전압제어 발진기(26)에 제공한다. 제2연산증폭기(25)는 일종의 레귤레이터(requlator)로서 제어전압(Vc)을 조절(regulate)하는 역할을 한다. 전압제어 발진기(26)는 제2연산증폭기(25)의 출력전압, 즉 제어전압(Vc)에 응답하여 발진 클럭신호(OCLK)를 발생한다. 듀티 정정기(27)는 발진 클럭신호(OCLK)의 듀티를 정정한다. 분주기(28)는 듀티 정정기(27)에 의해 듀티가 정정된 클럭신호를 주파수 분주하여 피드백 클럭신호(FCLK)를 발생한다.
특히 바이어스 회로(29)는 본 발명에 따른 셀프 바이어싱(biasing) 방법에 따라 동작하도록 구성된다. 즉 바이어스 회로(29)는 제2연산증폭기(25)의 출력전압, 즉 제어전압(Vc)에 응답하여, 엔모스 트랜지스터에 의해 제1바이어스 전류(In)를 발생하고 피모스 트랜지스터에 의해 제2바이어스 전류(Ip)를 발생하고 제1바이어스 전류(In)와 제2바이어스 전류(Ip)를 합하여 제3바이어스 전류(In+Ip)를 발생한다. 제1바이어스 전류(In)는 주 전하펌프 회로(22) 및 보조 전하펌프 회로(23)의 바이어스 전류로서 주 전하펌프 회로(22) 및 보조 전하펌프 회로(23)에 제공된다. 제3바이어스 전류(In+Ip)는 제1연산증폭기(24)의 바이어스 전류로서 제1연산증폭기(24)에 제공된다.
제2연산증폭기(25)는 바이어스 전류로서 제1바이어스 전류(In)를 사용하며 필요에 따라 제2바이어스 전류(Ip)를 사용하도록 구성될 수도 있다.
상기 위상주파수 검출기(21), 전압제어 발진기(26), 듀티 정정기(27), 및 분주기(28)는 당업자에게 널리 알려진 통상적인 것들이므로 여기에서 상세한 구성에 대한 설명은 생략된다. 이하에서는 본 발명의 핵심 구성요소인 바이어스 회로(29)와 이와 직접 관련되는 제1연산증폭기(24) 및 전하펌프 회로들(22,23)의 구성들이 상세히 설명된다. 한편 제2연산증폭기(25)의 구성은 제1연산증폭기(24)의 구성과 거의 동일하므로 제2연산증폭기(25)의 구성에 대한 설명도 생략된다.
도 3은 도 2에 도시된 바이어스 회로(29)의 구성을 나타내는 상세 회로도이다.
도 3을 참조하면, 바이어스 회로(29)는 도 2에 도시된 제2연산증폭기(25)의 출력전압, 즉 제어전압(Vc)에 응답하여 제1바이어스 전류(In)를 공급하는 엔모스 트랜지스터(N31) 및 제어전압(Vc)을 전원전압으로 하여 제2바이어스 전류(Ip)를 공급하는 피모스 트랜지스터(P35)를 구비한다.
또한 바이어스 회로(29)는 제1바이어스 전류(In)를 공통 출력단(NC)에 복사(mirroring)하는 제1전류미러(31), 제2바이어스 전류(Ip)를 복사하는 제2전류미러(33), 제2전류미러(33)에 의해 복사된 제2바이어스 전류를 공통 출력단(NC)에 다시 복사하는 제3전류미러(35)를 구비한다. 복사된 제1바이어스 전류와 복사된 제2바이 어스 전류는 공통 출력단(NC)에서 합해져 제3바이어스 전류(In+Ip)가 발생된다.
좀더 상세하게는 엔모스 트랜지스터(N31)는, 드레인이 제1전류미러(31)에 연결되고 소오스에 접지전압(VSS)이 인가되고 게이트에 제어전압(Vc)이 인가되도록 구성된다. 제1전류미러(31)는 P형 전류미러로서 피모스 트랜지스터들(P31,P32)로 구성된다. 피모스 트랜지스터(P35)는, 소오스에 제어전압(Vc)이 인가되고 드레인이 제2전류미러(33)에 연결되고 게이트에 접지전압(VSS)이 인가되도록 구성된다. 제2전류미러(33)는 N형 전류미러로서 엔모스 트랜지스터들(N32,N33)로 구성된다. 제3전류미러(35)는 P형 전류미러로서 피모스 트랜지스터들(P33,P34)로 구성된다.
도 4는 도 2에 도시된 제1연산증폭기(24)의 구성을 나타내는 상세 회로도이다.
도 4를 참조하면, 제1연산증폭기(24)는 증폭회로(41)와 전류미러(43)를 구비한다.
전류미러(43)는 바이어스 회로(29)로부터 제3바이어스 전류(In+Ip)를 받아 이 제3바이어스 전류(In+Ip)를 복사한다. 전류미러(43)에 의해 복사된 제3바이어스 전류(In+Ip)는 증폭회로(41)의 바이어스 전류로서 사용된다. 전류미러(43)는 N형 전류미러로서 엔모스 트랜지스터들(N45,N46)로 구성된다.
증폭회로(41)는 포지티브 입력단(IN+) 및 네거티브 입력단(IN-)를 통해 입력되는 신호들을 비교 증폭하여 출력신호를 출력단(OUT)을 통해 출력한다. 증폭회로(41)는 차동 쌍(differential pair) 전류미러 형 증폭회로로서 피모스 트랜지스터들(P41-P44) 및 엔모스 트랜지스터들(N41-N44)를 포함하여 구성된다. 포지티브 입 력단(IN+)은 도 2에 도시된 루프 필터 커패시터(Cp)에 연결되고 네거티브 입력단(IN-)은 출력단(OUT)에 공통 연결된다. 증폭회로(41)의 구성 및 동작은 당업자에게 널리 알려진 통상적인 것들이므로 여기에서 상세한 설명은 생략된다.
도 5는 도 2에 도시된 전하펌프 회로들(22,23)의 구성을 나타내는 상세 회로도이다.
도 5를 참조하면, 전하펌프 회로들(22,23) 각각은 제1전류미러(51), 제2전류미러(53), 업 신호(UP)에 의해 제어되는 피모스 스위치 트랜지스터(P53), 및 다운 신호(DN)에 의해 제어되는 엔모스 스위치 트랜지스터(N54)를 구비한다.
제1전류미러(51)는 바이어스 회로(29)로부터 제1바이어스 전류(In)를 받아 이 제1바이어스 전류(In)를 복사한다. 제1전류미러(51)는 N형 전류미러로서 엔모스 트랜지스터들(N51,N52,N53)로 구성된다. 엔모스 트랜지스터(N51)과 엔모스 트랜지스터(N52)가 하나의 전류미러를 형성하고 엔모스 트랜지스터(N51)과 엔모스 트랜지스터(N53)이 다른 하나의 전류미러를 형성한다.
제2전류미러(53)는 제1전류미러(51)에 의해 복사된 제1바이어스 전류(In)를 다시 복사한다. 제2전류미러(53)는 P형 전류미러로서 피모스 트랜지스터들(P51,P52)로 구성된다. 따라서 업 신호(UP)가 논리 로우(low)로 활성화되어 피모스 스위치 트랜지스터(P53)가 턴온되면 피모스 트랜지스터(P52) 및 피모스 스위치 트랜지스터(P53)을 통해, 복사된 제1바이어스 전류(In)가 흐르게 된다. 그리고 다운 신호(DN)가 논리 하이(high)로 활성화되어 엔모스 스위치 트랜지스터(N54)가 턴온되면 엔모스 스위치 트랜지스터(N54) 및 엔모스 트랜지스터(N53)을 통해, 복사된 제1바이어스 전류(In)가 흐르게 된다.
이상에서 설명한 바와 같이 본 발명에 따른 셀프 바이어싱 PLL 회로에서는, 바이어스 회로(29)에서 엔모스 트랜지스터(N31)에 의해 발생된 제1바이어스 전류(In)와 피모스 트랜지스터(P35)에 의해 발생된 제2바이어스 전류(Ip)의 합에 해당하는 제3바이어스 전류(In+Ip)가 제1연산증폭기(24)에 제공된다. 그리고 제1연산증폭기(24)는 바이어스 전류로서 제3바이어스 전류(In+Ip)를 사용한다.
따라서 제1연산증폭기(24)의 바이어스 전류는 gmn과 gmp의 합에 비례하게 되고 그 결과 아래에서 설명하는 바와 같이 루프의 대역폭(LOOP BW)과 루프의 제로(LOOP ZR)가 정확히 비례하게 된다. 여기에서 gmn은 제1바이어스 전류(In)를 발생하는 상기 엔모스 트랜지스터(N31)의 트랜스콘덕턴스(transconductance)를 나타내고 gmp는 제2바이어스 전류(Ip)를 발생하는 상기 피모스 트랜지스터(P35)의 트랜스콘덕턴스를 나타낸다.
제1연산증폭기(24)의 바이어스 전류가 gmn과 gmp의 합에 비례하게 되므로 제1연산증폭기(24)의 트랜스콘덕턴스(Gm)은 다음 수학식 4로 표현된다.
따라서 본 발명에 따른 셀프 바이어싱 PLL 회로에서는 루프의 대역폭(LOOP BW)이 수학식 5로 표현되며 루프의 제로(LOOP ZR)는 수학식 6으로 표현된다.
여기에서 a4, a5, 및 a6은 비례상수를 나타낸다. βn는 상기 엔모스 트랜지스터(N31)의 (μ*Cox*W/L)에 해당하는 값을 나타내고 βp는 상기 피모스 트랜지스터(P35)의 (μ*Cox*W/L)에 해당하는 값을 나타낸다. μ는 이동도(mobility)를 나타내고 Cox는 산화막 커패시턴스(oxide capacitance)를 나타내며 W 및 L은 각각 트랜지스터의 폭 및 길이를 나타낸다.
In는 상기 엔모스 트랜지스터(N31)에 의해 발생되는 제1바이어스 전류를 나타내고 Ip는 상기 피모스 트랜지스터(P35)에 의해 발생되는 제2바이어스 전류(Ip)를 나타낸다. Vc는 제2연산증폭기(25)의 출력전압, 즉 제어전압(Vc)을 나타낸다.
상기 수학식 4 및 5에서 알 수 있듯이, 본 발명에 따른 셀프 바이어싱 PLL 회로에서는 루프의 대역폭(LOOP BW)과 루프의 제로(LOOP ZR)가 정확히 비례한다. 따라서 제조공정 변화로 인해 엔모스 트랜지스터의 특성과 피모스 트랜지스터의 특성이 서로 다른 방향으로 변하더라도, 루프의 대역폭(LOOP BW)과 루프의 제로(LOOP ZR)는 일정한 비례관계를 유지할 수 있다. 다시말해, 엔모스 트랜지스터의 동작속도 특성은 빨라지는 방향으로 변하고 피모스 트랜지스터의 동작속도 특성은 느려지는 방향으로 변하거나 또는 이와 반대로 엔모스 트랜지스터의 동작속도 특성은 느려지는 방향으로 변하고 피모스 트랜지스터의 동작속도 특성은 빨라지는 방향으로 변할 경우에도, 루프의 대역폭(LOOP BW)과 루프의 제로(LOOP ZR)는 일정한 비례관 계를 유지할 수 있다.
도 6은 도 1에 도시된 종래의 셀프 바이어싱 PLL 회로와 도 2에 도시된 본 발명에 따른 셀프 바이어싱 PLL 회로에서 PVT(Process, Voltage, Temperature)에 따른 루프의 대역폭(LOOP BW)과 루프의 제로(LOOP ZR)의 변화를 보여주는 시뮬레이션 결과이다. 여기에서 종래의 셀프 바이어싱 PLL 회로에서의 루프 대역폭(LOOP BW(OLD))과 본 발명에 따른 셀프 바이어싱 PLL 회로에서의 루프 대역폭(LOOP BW(NEW))이 동일하다고 전제한다.
도 6에서 FS는 엔모스 트랜지스터가 빠르게 동작하고 피모스 트랜지스터는 느리게 동작하는 경우의 시뮬레이션 공정 파라미터(parameter)를 나타내고 SF는 엔모스 트랜지스터가 느리게 동작하고 피모스 트랜지스터는 빠르게 동작하는 경우의 시뮬레이션 공정 파라미터(parameter)를 나타낸다. 그리고 TT는 엔모스 트랜지스터가 일반적으로 동작하고 피모스 트랜지스터도 일반적으로 동작하는 경우의 시뮬레이션 공정 파라미터(parameter)를 나타낸다.
예컨데 지점(P1)에서의 시뮬레이션 조건은 시뮬레이션 공정 파라미터가 FS이고 전압이 1.5볼트이고 온도가 0도인 경우이다. 이와 같은 방식으로 8개의 지점들(P1-P8)에서의 시뮬레이션 조건이 결정되고 그 시뮬레이션 조건을 기준으로 하여 시뮬레이션이 수행되었다.
도 6을 참조하면, 종래의 셀프 바이어싱 PLL 회로에서는 시뮬레이션 공정 파라미터가 FS인 경우 및 SF인 경우에 루프의 대역폭(LOOP BW(OLD))과 루프의 제로(LOOP ZR(OLD))가 일정한 비례관계를 유지하지 못하는 것을 알 수 있다. 반면에 본 발명에 따른 셀프 바이어싱 PLL 회로에서는 시뮬레이션 공정 파라미터가 FS인 경우 및 SF인 경우에도 루프의 대역폭(LOOP BW(NEW))과 루프의 제로(LOOP ZR(NEW))가 일정한 비례관계를 유지하는 것을 알 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 셀프 바이어싱 PLL 회로는 제조공정 변화에 둔감(insensitive)하여 제조공정 변화가 있더라도 루프의 대역폭(LOOP BW)과 루프의 제로(LOOP ZR)가 일정한 비례관계를 유지할 수 있으며 그 결과 루프 안정도가 나빠지지 않는 장점이 있다.
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