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高击穿 电压Ⅲ-N耗尽型MOS电容器

阅读：833发布：2024-02-20

专利汇可以提供高击穿电压Ⅲ-N耗尽型MOS电容器专利检索，专利查询，专利分析的服务。并且本发明描述了Ⅲ-N高电压 MOS电容器以及片上系统(SoC)解决方案，所述SoC解决方案集成了能够实现高击穿电压 (BV)的至少一个Ⅲ-N MOS电容器，以实现高电压和/或高功率电路。可以实现超过4V的击穿电压，而不需要在RFIC和/或PMIC中串联耦合电容器。在实施例中，GaN层的耗尽型Ⅲ-N电容器与诸如平面和非平面硅 CMOS晶体管技术之类的IV族晶体管架构单片集成，在所述GaN层中，在低于0V的阈值电压下形成了二维电子气(2DEG)。在实施例中，对硅衬底进行蚀刻，以提供(111) 外延生长表面，在所述生长表面之上形成了GaN层和Ⅲ-N阻挡层。在实施例中，沉积高K 电介质层，并且制作针对所述2DEG并且位于所述电介质层之上的电容器端子接触部。，下面是高击穿电压Ⅲ-N耗尽型MOS电容器专利的具体信息内容。

权利要求

1.一种Ⅲ-N金属氧化物半导体(MOS)电容器，包括：
(001)硅衬底，其具有形成于所述(001)硅衬底中的沟槽，所述沟槽具有暴露的(111)侧壁；
设置在所述(001)硅衬底的所述沟槽中的GaN层；
设置在所述GaN层的(0001)表面上的Ⅲ-N阻挡层；
设置在所述Ⅲ-N阻挡层之上的电介质层；
设置在所述电介质层上的第一接触金属；以及
第二接触金属，其设置在n型半导体区上，所述n型半导体区被设置为与所述GaN层接触，并且电连接到存在于所述GaN层中的接近所述GaN层与所述Ⅲ-N阻挡层之间的界面的二维电子气(2DEG)。
2.根据权利要求1所述的Ⅲ-N MOS电容器，其中，所述GaN层具有纤锌矿结晶性。
3.根据权利要求1所述的Ⅲ-N MOS电容器，其中，所述Ⅲ-N层包括Al1-x-yInxGayN。
4.根据权利要求1所述的Ⅲ-N MOS电容器，还包括设置在第二n型半导体上的第三接触部，所述第二n型半导体电连接到所述第一接触部的与所述第二接触部相反的一侧上的
2DEG。
5.根据权利要求4所述的Ⅲ-N MOS电容器，其中，将所述第二接触部和所述第三接触部电连接以作为所述电容器的一个电压节点。
6.根据权利要求1所述的Ⅲ-N MOS电容器，其中，所述第一接触金属和所述第二接触金属具有4.6eV或更低的功函数。
7.根据权利要求1所述的Ⅲ-N MOS电容器，其中，所述电介质层是单个层或成分各异的层的堆叠体中的一层。
8.根据权利要求1所述的Ⅲ-N MOS电容器，其中，所述电介质层具有大于7的介电常数。
9.根据权利要求1所述的Ⅲ-N MOS电容器，其中，所述电容器跨所述第一接触部和所述第二接触部具有超过4V的击穿电压。
10.一种Ⅲ-N金属氧化物半导体(MOS)电容器，包括：
(110)硅衬底，其形成了非平面硅主体，所述非平面硅主体具有暴露的(111)侧壁；
设置在所述非平面硅主体的所述暴露的(111)侧壁上的GaN层；
设置在所述GaN层的(0001)表面上的Ⅲ-N阻挡层；
设置在所述Ⅲ-N阻挡层之上的电介质层；
设置在所述电介质层上的第一接触金属；以及
第二接触金属，其设置在n型半导体区上，所述n型半导体区被设置为与所述GaN层接触，并且电连接到存在于所述GaN层中的接近所述GaN层与所述Ⅲ-N阻挡层之间的界面的二维电子气(2DEG)。
11.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述GaN层的所述(0001)表面是形成在所述GaN层中的非平面GaN主体的侧壁。
12.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述GaN层具有纤锌矿结晶性。
13.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述Ⅲ-N层包括Al1-x-yInxGayN。
14.根据权利要求10所述的Ⅲ-N MOS电容器，还包括设置在第二n型半导体上的第三接触部，所述第二n型半导体电连接到所述第一接触部的与所述第二接触部相反的一侧上的
2DEG。
15.根据权利要求14所述的Ⅲ-N MOS电容器，其中，将所述第二接触部和所述第三接触部电连接以作为所述电容器的一个电压节点。
16.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述第一接触金属和所述第二接触金属具有4.6eV或更低的功函数。
17.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述电介质层是单个层。
18.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述电介质层是成分各异的层的堆叠体中的一层。
19.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述电介质层具有大于7的介电常数。
20.根据权利要求10所述的Ⅲ-N MOS电容器，其中，所述电容器跨所述第一接触部和所述第二接触部具有超过4V的击穿电压。
21.一种耗尽型Ⅲ-N金属氧化物半导体(MOS)电容器，包括：
硅衬底；
设置在所述硅衬底之上的GaN层；
设置在所述GaN层的(0001)表面上的Ⅲ-N阻挡层；
设置在所述Ⅲ-N阻挡层之上的电介质层；
设置在所述电介质层上的第一接触金属；以及
第二接触金属，其设置在n型半导体区上，所述n型半导体区被设置为与所述GaN层接触，并且电连接到对于跨所述第一接触金属和所述第二接触金属的超过负阈值电压的电压而言存在于所述GaN层中的接近所述GaN层与所述Ⅲ-N阻挡层之间的界面的二维电子气(2DEG)；
其中，所述GaN层具有纤锌矿结晶性，并且c轴被定向为垂直于所述硅衬底的顶表面，所述GaN层设置在所述硅衬底的所述顶表面之上；其中，所述Ⅲ-N阻挡层包括Al1-x-yInxGayN；
其中，所述硅衬底的表面是(111)硅表面；并且
其中，所述衬底是(110)衬底，并且其中，所述GaN层设置在形成于所述衬底中的非平面硅主体的(111)侧壁上，并且其中，所述(0001)表面是形成在所述GaN层中的非平面GaN主体的侧壁。
22.根据权利要求21所述的Ⅲ-N MOS电容器，还包括设置在第二n型半导体上的第三接触部，所述第二n型半导体电连接到所述第一接触部的与所述第二接触部相反的一侧上的
2DEG，其中，将所述第二接触部和所述第三接触部电连接以作为一个电压节点。
23.根据权利要求21所述的Ⅲ-N MOS电容器，其中，所述第一接触金属和所述第二接触金属具有4.6eV或更低的功函数；
其中，所述电介质层是单个层或成分各异的层的堆叠体中的一层，并且其中，所述电介质层具有大于7的介电常数。

说明书全文

高击穿电压Ⅲ-N耗尽型MOS电容器

[0001] 本申请为分案申请，其原申请是于2015年2月27日(国际申请日为2013年6月20日)向中国专利局提交的专利申请，申请号为201380045147.6，发明名称为“高击穿电压Ⅲ-N耗尽型MOS电容器”。

技术领域

[0002] 本发明的实施例总体上涉及微电子器件，并且更具体地涉及Ⅲ-N MOS电容器及其与基于硅的有源器件的集成。

背景技术

[0003] 移动计算(例如，智能电话和平板电脑)市场受益于较小的部件形状因子和较低的功耗。由于智能电话和平板电脑的当前平台解决方案依赖于安装到电路板上的多个封装集成电路(IC)，因而限制了进一步缩放到更小并且功率效率更高的形状因子。例如，当今的智能电话除了包括单独的逻辑处理器IC之外，还将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPS IC。片上系统(SoC)架构提供了板级部件集成所不能比拟的缩放的优势。

[0004] 除了晶体管之外，诸如电容器和感应器的无源器件也是PMIC和RFIC中的关键部件。在PMIC中，采用电容器作为开关DC-DC转换器中的滤波器和电荷存储元件。在RFIC中，将电容器用于DC阻塞和匹配网络元件中。当今的常规片上金属-绝缘体-金属(MIM)电容器通常具有1V的最大额定值，并且在强制绝缘体达到更高电压时，绝缘体将被不可逆地击穿。在PMIC和RFIC应用中，超过1V的电压并非罕见，并且由于对MIM 电介质的厚度的限制，因而一些实施方式将多个电容器串联连接(例如，将额定值1V的四个MIM电容器串联耦合来允许进行4V操作)。然而，串联连接MIM需要多个互连金属层级和大的电容器面积。像这样，电容器通常占据PMIC和RFIC的很大部分。在一些实施方式中，芯片面积的三分之一或更多可能被电容器占据。附图说明

[0005] 将通过示例而非限制的方式来示出本发明的实施例，并且通过结合附图参考以下具体实施方式能够更充分地理解本发明的实施例，附图中：

[0006] 图1A和1B示出了根据实施例的平面Ⅲ-N MOS电容器的截面图；

[0007] 图2A和2B示出了根据实施例的平面Ⅲ-N MOS电容器的截面图；

[0008] 图3示出了根据实施例的显示平面Ⅲ-N MOS电容器的性能数据的实验数据；

[0009] 图4A和4B示出了根据实施例的非平面Ⅲ-N MOS电容器的等距视图和截面图；

[0010] 图5示出了根据实施例的移动计算设备平台的等距视图和移动平台所采用的微电子器件的示意图；

[0011] 图6示出了根据一个实施例的计算设备的功能框图；

[0012] 图7是根据实施例的示出在同一硅衬底上制作具有基于硅的晶体管的Ⅲ-N MOS电容器的方法的流程图。

[0013] 图8、9A、9B、9C、9D、10A、10B和10C示出了根据实施例的同一硅衬底上的集成有基于硅的晶体管的Ⅲ-N MOS电容器的截面图；以及

[0014] 图11是根据实施例的采用适合于非平面Ⅲ-N MOS电容器的方式在单晶硅衬底上生长的Ⅲ-N 半导体晶体的极性的等距示图。

具体实施方式

[0015] 在以下描述中，阐述了许多细节，然而，对于本领域中的技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，在整个说明书中，在各处出现的短语“在实施例中”不一定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要未指定这两个实施例是互斥的。

[0016] 术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。

[0017] 如本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指的是一个材料层或部件相对于其它层或部件的相对位置。像这样，例如，设置在一个层之上或之下的另一个层可以与该层直接接触或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。

[0018] 本文中描述了Ⅲ-N高电压MOS电容器和集成了这种Ⅲ-N MOS电容器以实施高电压和/或高功率电路的SoC解决方案。可以为每个Ⅲ-N MOS电容器实现4V以上的击穿电压，这要比硅MOS电容器或MIM电容器可能实现的击穿电压高得多，从而在不需要串联耦合电容器电路的情况下适应RFIC和/或PMIC中出现的较高电压。例如，可以在可能另外需要四个串联连接的常规MIM电容器的情况下利用单个Ⅲ-N MOS电容器。对于Ⅲ-N MOS电容器具有足够高的电容(例如，是常规MIM的电容的至少1/3)的实施例，能够实现电容器面积的总体减小，从而实现缩小形状因子和/或较高水平的集成。此外，可以通过使用Ⅲ-N MOS电容器来实现金属化布线的减少(例如，一个金属层级而不是两个金属层级)。

[0019] 在特定实施例中，在将高功率无线数据传输和/或高电压功率管理功能与低功率CMOS逻辑数据处理集成的SoC架构中采用Ⅲ-N MOS电容器。Ⅲ-N MOS电容器可以容纳的高电压操作可以为无线数据传输应用产生高RF输出功率。高电压能力还使本文中所描述的Ⅲ-N MOS电容器适用于利用缩小尺寸的感应元件的DC到DC转换器中的高速开关应用。由于功率放大应用和DC到DC开关应用都是智能电话、平板电脑和其它移动平台中的关键功能块，因而本文中所描述的结构可以有利地用于这种设备的SoC解决方案中。

[0020] 在实施例中，Ⅲ-N MOS电容器是包括GaN层的n型耗尽型器件，在GaN层中，在低于0V的电容器节点电压下，在GaN层与另一个Ⅲ-N层的异质界面处形成二维电子气(2DEG)。与常规硅MOS电容器相比，Ⅲ-N MOS电容器还具有有利的LCR性质，这至少部分是由于有效减小电容器端子电阻的高2DEG密度。Ⅲ-N MOS电容器实施例包括两端子和三端子设计，其中多个端子与公共电容器节点电压绑定。在其它实施例中，Ⅲ-N MOS电容器与Ⅳ族晶体管架构单片集成例如，所述Ⅳ族晶体管架构例如是作为SoC架构的部分的平面和非平面硅CMOS晶体管技术。在某些这种实施例中，对硅衬底进行蚀刻，以提供其上形成GaN层和Ⅲ-N阻挡层的(111)外延生长晶种表面。沉积高K电介质层，并且制作针对2DEG、并且位于电介质层之上的接触部。

[0021] Ⅲ-N MOS电容器的实施例包括平面形式和非平面形式。图1A和1B示出了根据实施例的平面Ⅲ-N MOS电容器101的截面图，其中外延GaN层直接设置在硅表面上。图2A和2B示出了根据实施例的平面Ⅲ-N MOS电容器201的截面图，其中外延GaN层设置在中间缓冲层上，所述中间缓冲层设置在硅表面上。图4A和4B示出了根据实施例的非平面Ⅲ-N MOS电容器401的等距视图和截面图。

[0022] 在实施例中，Ⅲ-N MOS电容器设置在(001)或(110)硅衬底之上。参考图1A以及作为沿着图1A中的虚线a-a'所表示的平面截取的截面图的图1B，平面Ⅲ-N MOS电容器101设置在(001)硅衬底102之上。Ⅲ-氮化物的外延生长的质量取决于下层衬底和与Ⅲ-氮化物材料之间的晶格失配。诸如GaN之类的Ⅲ族-氮化物具有晶格常数相对小的纤锌矿晶体结构，并且因此与常规硅衬底的失配较大(对于具有的晶格常数的硅的
(001)和(110)平面而言都是～41％)。仅具有的晶格常数的硅(111)平面提供与GaN(～17％)的较小失配。因此，可以在(111)硅衬底上外延生长较高质量的GaN膜。然而，(111)硅衬底更贵，并且实际上当前仅限制于200mm的尺寸。衬底尺寸的这种限制不仅对于每个制造的器件的成本而言是重要的缺陷，而且阻断了采用最先进的制造技术形成Ⅲ-N MOS电容器的可能性，因为用于先进的CMOS处理的装备通常仅被设计为对CMOS技术的硅FET制造中通常使用的标准尺寸的硅衬底(例如，当前为300mm)进行操作。

[0023] 在实施例中，Ⅲ-N MOS电容器设置在(001)或(110)硅衬底之上，并且包括设置在衬底的(111)硅表面上的GaN层110。对于示例性Ⅲ-N MOS电容器101，GaN层110设置在衬底102的形成v形凹槽的蚀刻的表面上。(111)表面相对于衬底的处于(001)平面上的顶表面倾斜大约55°。例如，可以通过利用例如但不限于KOH溶液的适当的湿化学法进行蚀刻来暴露(111)表面。设置于(111)表面之上的GaN层110实质上是单晶的，并且尽管本文中将其称为“单晶”，但是本领域技术人员将领会到，仍然可能存在低水平的晶体缺陷作为从(111)硅表面引晶的不完美外延生长工艺的人为缺陷。在GaN层110内，存在具有纤锌矿结构的具体排列，其中c轴垂直于硅(111)平面。GaN层110是非中心对称的，这表示晶体缺乏反向对称，并且更具体地，{0001}平面是非等同的。通常将GaN{0001}平面的其中之一称为Ga面(+c极性)，并且将另一个称为N面(-c极性)。通常对于平面Ⅲ-N族器件，{0001}平面中的一个或另一个更接近衬底表面，并且因此，如果Ga(或其它Ⅲ族元素)的三个键指向衬底，则可以将其称为Ga极性(+c)，或者如果Ga(或其它Ⅲ族元素)的三个键指向背离衬底的方向，则可以将其称为N极性(-c)。在示例性平面Ⅲ-N MOS电容器101中，纤锌矿晶体取向是使得(0001)平面形成晶体的顶表面(例如，GaN层110或上覆外延Ⅲ-N层)的取向。

[0024] 在实施例中，GaN层110是非掺杂的，并且2DEG的形成是非中心对称结构以及形成有Ⅲ-N阻挡层115的异质界面的结果。因此，GaN层110没有由杂质掺杂剂梯度形成的结，并且因而避免了与掺杂剂扩散、散射和击穿电压劣化相管理的缺陷。尽管GaN层110的厚度(z维度)可以随着实施方式的不同而变化，但是示例性厚度在5nm与20nm之间。尽管Ⅲ-N MOS电容器101例示了将在GaN层110中形成2DEG的实施例，但是其它Ⅲ-N MOS电容器实施例可以采用其它Ⅲ-N材料作为GaN的替代物并且仍然保持本文中所描述的许多特征。例如，诸如氮化铝镓(AlxGa1-xN)的GaN三元合金、氮化铟(InN)、诸如氮化铝铟(AlxIn1-xN)的InN三元合金或诸如InxAlyGa1-x-yN的包括至少一种Ⅲ族元素和氮的四元合金都是可能的。

[0025] 如图1A中进一步所示，Ⅲ-N MOS电容器101还包括设置在除了(111)平面以外的平面之上的生长阻断掩模105，以防止GaN层110在这些其它硅平面(例如，所描绘的(001)平面)上的外延生长。像这样，GaN层110的外延生长对(111)平面有选择性，并且局限于生长阻断掩模105之间的沟槽。因此，在有利的实施例中，通过金属有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)来生长GaN层110，MOCVD和MOVPE是比诸如分子束外延(MBE)的点线(line-of-site)技术更有选择性的技术。生长阻断掩模105可以是任何常规电介质，例如但不限于通过(例如)化学气相沉积(CVD)或等离子体增强CVD(PECVD)沉积的氧化物(例如，二氧化硅)。沟槽约束可以允许在图1A所示的互补(111)平面上进行独立的GaN晶体生长，以提高Ⅲ-N MOS电容器101的面密度(例如，形成平面MOS电容器103A和103B)，并且仅阻挡掩模105设置在(111)平面的相交处从掩模区域的电容区域中减小了电容区域，在该掩模区域中，对(001)表面进行蚀刻以暴露(111)平面。

[0026] 如图1A和1B中所进一步示出的，将Ⅲ-N阻挡层115设置在GaN层110之上。在示例性实施例中，Ⅲ-N阻挡层115直接设置在GaN层的(0001)表面上。在实施例中，Ⅲ-N阻挡层115具有即使在没有向电容器节点n1施加相对于施加到电容器节点n2的地电势的正电压的情况下也会感生2DEG(如图1B中的虚线111所示)的成分。在示例性实施例中，Ⅲ-N MOS电容器101是具有负阈值电压的耗尽型器件。像这样，Ⅲ-N MOS电容将在超过负阈值电压的适当工作电压的较宽范围内(例如，-4V到2V、-1V到5V等)相对恒定。在Ⅲ-N MOS电容器101的背景下，并不依赖2DEG进行载流子传输，而是将2DEG作为施加在电容器节点n2处的板电压电势的低传导率扩展，从而产生与GaN层110于阻挡层115之间的异质界面相关联的电容。

[0027] 通常，可以将具有比GaN层110大的带隙的任何Ⅲ族-N材料用于阻挡层115。优选地，阻挡层115实质上为单晶(即，对于给定成分，其具有临界厚度以下的厚度)或与GaN层110晶格匹配。可以选择阻挡层115的成分以确保耗尽型操作。在一个示例性实施例中，阻挡层115是包括至少三种Ⅲ族元素和氮的四元合金，例如In1-x-yAlxGayN，其中x>0并且y<1。这种阻挡层成分能够在负阈值电压(节点n1和n2两端)下产生2DEG，并且随着成分向AlInN发展，该负阈值电压可以被调整为较小的负值。在实施例中，阻挡层115仅具有本征杂质掺杂水平(i-In1-x-yAlxGayN)。在另一个实施例中，阻挡层115是包括至少两种Ⅲ族元素和氮的三元合金，例如AlxGa1-xN或InzGa1-zN。在其它实施例中，阻挡层115可以是由各Ⅲ族-氮化物的多层堆叠体，例如，AlxIn1-xN/InzGa1-zN堆叠体，并且其任一层与GaN层110接触。作为GaN层
110和阻挡层115的不同极化的结果，可以通过设定阻挡层115在GaN层110之上外延生长的厚度(例如，通过MOVPE或MOCVD)来调制表层电荷的密度。取决于实施例，阻挡层115的厚度可以处于1nm与10nm之间的范围内。

[0028] 在实施例中，Ⅲ-N MOS电容器包括高k电介质层。如图1A和1B中所示，电容器电介质层140设置在阻挡层115上。在实施例中，电容器电介质层140的介电常数至少为7，并且优选为大于10。示例性电介质材料包括但不限于诸如Gd2O3、HfO2、Ta2O5和TiO2的金属氧化物、诸如HfSiO、TaSiO和AlSiO的金属硅酸盐、以及诸如HfON的金属氧氮化物，这些示例性电介质材料适用于电容器电介质层140。诸如ZrSiO的金属硅酸盐也可能适用，但是其具有稍低的临界击穿场(例如，6MV/cm)，这可能减小Ⅲ-N MOS电容器的安全操作电压。类似地，具有超过12MV/cm(大约是GaN的4倍)的临界击穿场的诸如氮化硅(SixN)和氧化铝(A12O3)之类的具有较低介电常数的材料也可能适用。然而，将电介质层140缩放到较低的等价氧化物厚度(EOT)将受到更大的限制，因为那些材料可能减小Ⅲ-N MOS电容器101的最大电容/面积。此外，也可以使用这些金属氧化物、金属硅酸盐和较低k的氮化硅、氧化铝、氧化硅的任何组合。电容器电介质层140还可以用来使电容器接触金属150与Ⅲ-N半导体的顶表面(例如，阻挡层115的顶表面)之间的界面钝化，以减少Ⅲ-N MOS电容器101的泄漏电流。在一个实施例中，通过原子层沉积(ALD)来沉积电容器电介质层140，实现了高质量钝化。

[0029] 可以通过选择接触金属150的功函数来调制2DEG 111内提供的表层电荷的密度。像这样，对于示例性耗尽型实施例，接触金属150具有n型金属功函数，并且更具体地，其具有不高于4.6eV、并且有利地不高于4.3eV或更低的功函数。示例性接触金属包括但不限于钛(Ti)、铝(Al)、钽(Ta)、TaN、TiN、钆(Gd)、镱(Yb)及其合金。例如镍(Ni)、钨(W)、钯(Pd)及其合金的具有较高功函数的各种金属可以用作扩散阻挡以及填充/体块金属。布线金属151还设置在第一接触金属150上，以将作为第一电容器节点n1的第一接触金属150电连接到IC的其它电路节点。布线金属151可以是任何常规金属，例如但不限于铜(Cu)。在第一接触金属150耦合到第一电容器节点n1的情况下，图1B中示出了第二接触金属160。通常，第二接触金属160可以是任何n型功函数金属，例如关于第一接触金属150所描述的那些金属中的任何金属。在示例性实施例中，第二接触金属160具有与第一接触金属150相同的成分。在其它实施例中，第一和第二接触金属150、160可以具有不同的成分。布线金属161(例如，Cu)还设置在第二接触金属160上，以将作为第二电容器节点n2的第二接触金属160电连接到IC的其它电路节点。

[0030] 如图1B中所进一步示出的，第二接触金属与杂质掺杂的半导体区130接触。杂质掺杂的(例如，N+)半导体区130可以具有用于形成低电阻接触部的诸如InxGa1-xN和InN之类的任何低带隙Ⅲ族-N材料，或者可以简单地具有n型GaN。掺杂的半导体区130与GaN层110的存在表层电荷111的部分接触。在某些实施例中，GaN层110从阻挡层115的界面凹陷2到20nm之间的深度并且掺杂的半导体区130外延生长或沉积在该凹陷中。在一个示例性实施例中，掺杂的半导体区130是具有高达2e20cm-3的n型掺杂水平的InGaN。

[0031] 在实施例中，Ⅲ-N MOS电容器设置在(100)硅表面之上，并且Ⅲ-N半导体缓冲层设置在电容器与硅衬底之间。如上所述，由于硅(并且尤其是(100)硅)有利于硅MOS晶体管的制造，因而可以使用缓冲层来调节(100)硅引晶表面与Ⅲ-N MOS电容器的示例性GaN层之间的更极端的晶格失配。图2A和2B示出了用于采用半导体缓冲层107的实施例的分别与图1A和图2B的截面图等价的截面图。通常，在对缓冲层107适当定向的情况下，将GaN层110的c轴定向为垂直于硅衬底102的(100)表面。缓冲可以具有本领域中公知的适用于硅衬底的任何成分、层数、厚度等。在图2A中所示的示例性实施例中，缓冲层107包括除GaN之外的Ⅲ-N材料。在其它实施例中，缓冲层107具有足以完全松弛的厚度。

[0032] 如图2A和2B中所进一步示出的，GaN层110、阻挡层115、电容器电介质层140和第一接触金属150全都设置在缓冲层107之上。对于这些层中的每层，材料成分、厚度等是本文中的其它地方在Ⅲ-N MOS电容器101的背景下所描述的那些材料成分、厚度等中的任一种，并且利用相同的附图标记表示相似的结构以强调该点。如图2B中所进一步示出的，多个第二接触金属160耦合到从GaN层110升高的n型掺杂半导体区130。第二接触金属160设置在第一接触金属150的相对侧上并且电连接到同一第二电容器节点n2，例如，在向第一电容器节点n1施加正电压或负电压时，使该第二电容器节点n2保持在诸如地的参考电压电平。因此，平面Ⅲ-NMOS电容器201可以像关于平面Ⅲ-N MOS电容器101所描述的那样进行操作。例如，在实施例中，Ⅲ-N MOS电容器201是耗尽型n型器件。

[0033] 图3示出了根据实施例的显示平面GaN MOS电容器的性能数据的实验数据。如图所示，对于+/-4V的充电没有发生击穿，并且在低于1e-3A/cm的低泄漏的情况下实现了6nF/mm2的相对高的每单位面积电容(其中，泄漏曲线图中的虚线是电压的反向扫描中的泄漏电流)。利用将阈值电压调整为更大或更小的负值的能力，可以对存在相对恒定的电容/单位面积的操作范围(由双头中空箭头表示)进行修整，以匹配给定电路应用的需要。

[0034] 在实施例中，Ⅲ-N MOS电容器包括非平面Ⅲ-N体。图4A是根据实施例的Ⅲ-N MOS电容器401的等距视图。图4B是根据实施例的非平面Ⅲ-N MOS电容器401的在穿过第一接触金属150的平面B上的一个鳍状物部分的截面示图。通常，每个非平面、极性晶体GaN半导体主体410X、410Y、410Z具有设置于从体块极性晶体半导体层405延伸出来的第一相对侧壁410A与第二相对侧壁410B之间的顶表面410C(图4B)。尽管GaN体410X、410Y、410Z的非平面性可以类似于硅技术中流行的“鳍状物”结构，但是如本文中进一步描述的，与硅finFET不同，每个GaN体410X、410Y、410Z内的原子键的极性使电容器401为“非对衬”。该非对称性主要显示在2DEG的位置方面，2DEG可以更接近第一和第二相对侧壁410A、410B的其中之一，即使非平面GaN体410X、410Y、410Z的机械结构和上覆层实质上关于每个体的纵向中心线(即，沿Y轴)对称。尽管在示例性实施例中非平面体410X、410Y、410Z具有氮化镓(GaN)，但是也可以利用本文中的其它地方关于平面Ⅲ-N MOS电容器101和201中的GaN层所描述的替代物中的任何物质。

[0035] 对于示例性GaN实施例，每个非平面体410X、410Y或410Z的宽度(x维度)在5到10纳米(nm)之间，并且高度(z维度)在25到50nm之间。如本文中其它地方进一步示出的，在某些实施例中，由于每个GaN体的非对称性，因此2DEG 111的z维度大约为50nm。在示例性实施例中，两个掺杂的半导体区130与第一接触金属150所占据的电容器的区域间隔开。如关于平面Ⅲ-N MOS电容器101和201所描述的，掺杂的半导体区130还耦合到接触金属(未描绘)。

[0036] 在图4A和4B中关于功能等价的结构保留平面Ⅲ-N电容器实施例所采用的附图标记，并且像这样，关于这种结构所描述的材料成分和厚度等中的任何方面都直接适用于非平面Ⅲ-N电容器401。例如，如图4B中所示，每个非平面GaN体(例如，410Y)覆盖有设置在第一和第二侧壁410A和410B之上并且设置在顶表面410C之上的Ⅲ-N阻挡层115。Ⅲ-N阻挡层115的成分可以是在平面Ⅲ-N MOS电容器101或201的背景下所描述的那些成分中的任何成分。尽管Ⅲ-N阻挡层115沿第一和第二侧壁410A和410B二者均具有相同的成分并且以实质上相同的量存在，但是作为由非平面体内的极性键产生的非对称性、以及源于这些键的关于Ⅲ-N阻挡层115的偏振方向的结果，可以从功能上将层划分成分别设置在侧壁410A和
410B上的区域115A和115B。在实施例中，GaN体(例如，体410Y)的晶体取向是使第一侧壁
410A实质上沿(0001)平面的取向。类似地，第二侧壁410B实质上沿(0001)平面。因此，每个非平面GaN体内的自发极化场PSP从第二侧壁410B指向第一侧壁410A。像这样，非平面Ⅲ-N电容器401的极化沿x维度横向穿过每个体(例如，410Y)的宽度，而不是沿z维度垂直穿过体厚度。换言之，非平面Ⅲ-N电容器401的取向实质上与平面Ⅲ-N MOS电容器201的取向正交并且与平面Ⅲ-N MOS电容器101的取向成35°角。

[0037] 通常，对于非平面Ⅲ-N电容器401，0001表面的接近度(距0001表面大约小于50nm)相较于其不存在的情况将减小接近0001界面的2DEG密度。然而，非平面架构的一个优点在于可以在给定区域中封装很多窄的鳍状物，并且有效电容面积由鳍状物的z高度的总和来确定而不是像平面MOS电容器101和201那样由平面面积来确定。因此，尽管每个鳍状物的2DEG密度较低，但是可以通过将更多的鳍状物封装在一起来实现每给定平面面积上的更高的总电容。因此，第一电容器端子设置在所有鳍状物之上并且第二电容器端子将每个鳍状物的2DEG连接在一起的多鳍状物结构401提供了有利的总电容/面积、以及与本文中其它地方关于平面实施例所描述的相同的高BV。

[0038] 在实施例中，本文中所描述的高电压Ⅲ-N电容器与Ⅲ-N或Ⅳ族晶体管单片集成。图5是根据本发明的实施例的移动计算平台的SoC实施方式的功能框图。移动计算平台500可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每个的任何便携式设备。例如，移动计算平台500可以是平板电脑、智能电话、膝上型计算机等中的任何设备，并且包括显示屏505、SoC 510以及电池513，其中显示屏505在示例性实施例中是允许接收用户输入的触摸屏(例如，电容式、电感式、电阻式等)。如图所示，SoC 510的集成水平越高，移动计算平台500内的可以被电池513占据来用于实现充电之间的最长操作寿命、或者可以被诸如固态驱动器的存储器(未描绘)占据来用于实现最大功能性的形状因子就越大。

[0039] 取决于其应用，移动计算平台500可以包括其它部件，这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。

[0040] 扩展视图520中进一步示出了SoC 510。取决于实施例，SoC 510包括硅衬底102的一部分，在硅衬底102上制造功率管理集成电路(PMIC)515、包括可操作用于产生给定频率的载波的功率放大器的RF集成电路(RFIC)525、它们的控制器511、以及一个或多个中央处理器内核530、531中的两个或更多。RFIC 525可以实施多种无线标准或协议中的任何无线标准或协议，其包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。

[0041] 如本领域技术人员将领会到的，图5中所描绘的不同功能的电路模块通常采用MEM电容器。然而，在本发明的实施例中，PMIC 515和RFIC 525的至少其中之一采用本文中所描述的Ⅲ-N MOS电容器(例如，Ⅲ-N MOS电容器101、201或401)中的一个或多个。本文中所描述的Ⅲ-N MOS电容器尤其可以用于存在高电压摆动的情况下(例如，7-10V电池功率调节、DC到DC转换等)。如所示出的，在示例性实施例中，PMIC 515具有耦合到电池513的输入并且具有向SoC 510中的所有其它功能模块提供电流供应的输出。当在移动计算平台500内的SoC 510之外的地方提供附加IC的情况下，PMIC 515输出还可以向SoC 510之外的所有这些附加IC提供电流供应。在某些这种实施例中，本文中所描述的Ⅲ-N MOS电容器的较高电压容差可以使PMIC 515的无源部分能够缩放到比常规PMIC架构小得多的尺寸。如进一步示出的，在示例性实施例中，RFIC 525具有耦合到天线的输出并且还可以具有耦合到SoC 510上的诸如RF模拟和数字基带模块(未描绘)之类的通信模块的输入。替代地，这种通信模块可以设置在SoC 510的芯片外IC上并且耦合到SoC 510中用于传输。在某些实施例中，RFIC 525内的无源DC阻塞电容器和/或匹配网络电容器是Ⅲ-N MOS电容器。

[0042] 在其它实施例中，采用本文中所描述的Ⅲ-N MOS电容器的PMIC 515和RFIC 525与控制器511以及处理器内核530、531中的一个或多个单片集成，控制器511以及处理器内核530、531唯一地利用硅CMOS技术来实施到(硅)衬底102上，或者利用采用硅CMOS技术和Ⅲ-N高电子迁移率晶体管(HEMT)技术二者的混合方式来实施。要领会，在PMIC 515和/或RFIC
525内，不一定以串联构造利用本文中所描述的高电压能力Ⅲ-N MOS电容器来实现以+/-4V或更高的电容器节点两端的电压进行安全操作。注意，由于本文中所描述的Ⅲ-N MOS电容器结构可以容易地被配置为用作三端子MOS晶体管而不必对本文中所描述的材料成分或结构元件做出大范围的修改，因而本文中所描述的Ⅲ-N MOS电容器与硅FET的集成还可以与非常适合于高电压、高功率和/或高速开关的Ⅲ-N MOS HEMT进行组合，以实现高度集成的单片SoC设计。

[0043] 图6是根据本发明的一个实施例的计算设备600的功能框图。例如，可以在移动计算平台500内找到计算设备600，并且计算设备600还包括容纳许多部件的板602，所述许多部件例如但不限于处理器604(例如，应用处理器)和至少一个通信芯片606。在实施例中，至少处理器604与根据本文中其它地方所描述的实施例的Ⅲ-N MOS电容器集成(例如，片上)。处理器604物理和电耦合到板602。处理器604包括封装在处理器604内的集成电路管芯。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。

[0044] 在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。在其它实施方式中，通信芯片606是处理器604的部分。取决于其应用，计算设备600可以包括可以或可以不与板602物理和电耦合的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、闪速存储器或STTM等的形式的非易失性存储器(例如，RAM或ROM)、图形处理器、数字信号处理器、加密处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)。

[0045] 通信芯片606的至少其中之一可以实现用于来往于计算设备600的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片606可以实施包括但不限于本文中的其它地方所描述的标准或协议的许多无线标准或协议中的任何一种。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

[0046] 图7是示出根据平面和非平面实施例的在同一衬底上制造Ⅲ-N MOS电容器和基于硅的晶体管的方法701的流程图。图9A、9B、9C和9D示出了其中与硅晶体管相邻的平面Ⅲ-N MOS电容器形成于图8中所描绘的起始衬底102的单独的区域中的截面图。图10A、10B和10C示出了与非平面基于硅的晶体管集成的非平面Ⅲ-N电容器的截面图。图11是根据实施例的采用适合于非平面Ⅲ-N MOS电容器的方式在单晶硅衬底上生长的Ⅲ-N半导体晶体的极性的等距示图。

[0047] 首先参考图7，方法701以操作703处的在硅衬底中形成生长表面开始。在实施例中，操作703需要对硅衬底的表面进行蚀刻，以暴露(111)硅表面。在第一实施例中，执行各向异性蚀刻，其可以作为衬底的晶体取向的函数而变化。例如，取决于图8中的硅衬底102的取向，操作703处的各向异性蚀刻可以是晶体学的或可以简单地产生实质上垂直的沟槽，每个沟槽暴露衬底中的侧壁。如衬底802为(100)硅的图9A中所示，操作703处的晶体学蚀刻可以通过例如利用湿法化学蚀刻(例如，KOH溶液)向暴露的(100)表面915中湿法蚀刻出v形凹槽来暴露(111)平面。

[0048] 如图10A和图11中进一步所示，对于衬底802具有(110)取向的替代的施例，垂直蚀刻的侧壁1101可以实质上落在(111)平面上。如图11中所示，通过将Si鳍状物以35°角光刻定向到<110>晶体方向，暴露的硅鳍状物侧壁1101A和1101B沿(111)平面，具有的晶格常数，其与纤锌矿的(0001)和(0001)平面的晶格常数a(例如，对于GaN为更好地匹配。类似地，底部硅表面1107(位于晶格常数为的(110)平面上)与纤锌矿的(1010)平面的c参数(例如，对于GaN为 )更好地匹配。(110)衬底表面连同蚀刻模板鳍状物侧壁1101B一起用来使具有适当取向的GaN层1105成为晶核。在实施例中，在操作703处提供多个鳍状物，其中每个鳍状物具有包括(111)平面的侧壁表面。在实施例中，多个非平面硅鳍状物1101中的每一个具有1:1与1:10之间的宽度:高度纵横比、以及50nm与1μm之间的间距。适当间隔开的这种多鳍状物结构建立了非常适合于在Ⅲ-N材料的后续外延生长期间进行缺陷捕获的中间深沟槽。

[0049] 回到图7，然后方法701以操作705处的在硅表面之上外延形成具体GaN半导体层继续。在实施例中，在操作705处可以首先生长非GaN半导体缓冲层。在其它实施例中，直接在(111)硅表面上外延生长GaN层。在某些这种实施例中，首先在衬底的非(111)表面(例如，(100)表面、(110)表面)之上形成阻挡掩模。例如，如图9B中所示，在操作703之后，可以沉积阻挡掩模105并且通过常规方法来将其图案化，作为外延生长GaN层的开端。对于非平面实施例，如图11中所示，可以通过被图案化到大直径(300mm)的硅(110)衬底102中的硅鳍状物1101的取向来改善纤锌矿晶体平面与硅晶体平面之间的匹配，以暴露鳍状物1101的第一和第二相对侧壁1101A和1101B上的硅(111)平面。注意，在GaN层仅为在实质上垂直的(111)硅侧壁上生长的薄层的情况下(例如，使图11中所示的技术在GaN层1105填充模板鳍状物形貌之前终止)，也可以形成与Ⅲ-N MOS电容器101类似的实质上为平面的Ⅲ-N MOS电容器，除了其具有相对于衬底表面的更大的极端角度(例如，～90°而不是55°)。

[0050] 对于非平面Ⅲ-N MOS电容器实施例，方法701继续进行操作710，在操作710处，由操作705处生长的GaN层形成非平面体。例如，如图10A中所示，通过经由对GaN层的任何常规图案化和各向异性蚀刻而使GaN层1105的一部分凹陷来形成非平面GaN体410。

[0051] 然后方法701(图7)前进到操作715，在操作715处，在GaN层上外延生长Ⅲ-N阻挡层。图9B示出了GaN层110覆盖有阻挡层115的示例性平面实施例。图10A示出了非平面GaN体310覆盖有阻挡层115的另一个示例性实施例。可以选择性地外延生长或沉积掺杂的半导体接触区作为多晶材料。然后在操作715(图7)处形成电容器电介质和电容器接触部。如图9B和10B中所进一步示出的，有利地通过例如ALD技术来共形沉积包括金属氧化物或本文中的其它地方所描述的其它材料中的任何材料的电容器电介质层140。

[0052] 在操作720中，然后通过例如ALD技术来有利地共形沉积接触金属(例如，图9B和图10中所示的第一接触金属150)或利用常规PVD技术来非共形地沉积所述接触金属。然后方法701以操作750处的基于硅的晶体管的形成而完成。如图9C和9D中所示，与Ⅲ-N MOS电容器101相邻的区域921可以用于利用本领域公知的任何技术来形成平面(或非平面)硅场效应晶体管922。类似地，如图10C中所示，与Ⅲ-N MOS电容器401相邻的区域1021可以用于利用本领域公知的任何技术来形成平面(或非平面)硅场效应晶体管1022。注意，方法701中的操作的顺序可以发生变化，并且可以为Ⅲ-N MOS电容器和基于硅的晶体管中的一个或二者同时执行一项或多项操作。一旦完成晶体管级单片集成，可以利用适合于硅CMOS技术的任何互连工艺来完成电路制造，以将Ⅲ-N MOS电容器电连接到还包括硅场效应晶体管的电路中。然后按照常规方式进行封装和组装到诸如移动计算平台的设备中。

[0053] 因此，描述了Ⅲ-N MOS电容器的实施例、它们的制作以及它们与硅和/或GaN MOS晶体管的集成。在实施例中，耗尽型Ⅲ-N金属氧化物半导体(MOS)电容器包括：硅衬底；设置在硅衬底之上的GaN层；设置在GaN层的(0001)表面上的Ⅲ-N阻挡层；设置在Ⅲ-N阻挡层之上的电介质层；设置在电介质层上的第一接触金属；以及第二接触金属，其设置在被设置为与GaN层接触的n型半导体区上并且电连接到对于第一和第二接触金属两端的高于负阈值电压的电压而言存在于GaN层中的接近GaN层与Ⅲ-N阻挡层之间的界面的二维电子气(2DEG)。

[0054] 在实施例中，GaN层具有纤锌矿结晶性，并且c轴被定向为垂直于其上设置GaN层的硅衬底的顶表面；并且其中，Ⅲ-N层包括Al1-x-yInxGayN。在实施例中，硅衬底的表面是(111)硅表面。在实施例中，衬底是(001)衬底并且GaN层设置在形成于衬底中的v形凹槽内，所述v形凹槽具有(111)硅表面。在实施例中，衬底是(110)衬底，并且其中，GaN层设置在形成于衬底中的非平面硅体的(111)侧壁上，并且其中，(0001)表面是形成于GaN层中的非平面GaN体的侧壁。在实施例中，硅衬底的表面是(100)硅表面，并且其中，GaN层设置在位于(100)硅表面上的半导体缓冲层上。在实施例中，电容器还包括在设置在第二n型半导体上的第三接触部，该第二n型半导体电连接到第一接触部的与第二接触部相反的一侧上的2DEG，其中，将第二和第三接触部电连接以作为电容器的一个电压节点。在实施例中，第一和第二接触金属具有4.6eV或更低的功函数，电介质层包括一层或层的堆叠体，并且至少一个电介质层具有大于7的介电常数。在实施例中，电容器在第一和第二接触部两端具有超过4V的击穿电压。

[0055] 在实施例中，片上系统(SoC)包括：功率管理集成电路(PMIC)，其包括开关电压调节器或开关式DC-DC转换器的至少其中之一；以及RF集成电路(RFIC)，其包括可操作用于产生载波的功率放大器，其中，将PMIC和RFIC两者单片集成到同一衬底上，并且其中，PMIC和RFIC的至少其中之一包括至少一个Ⅲ-N MOS电容器。在实施例中，至少一个Ⅲ族-氮化物MOS电容器具有不低于4伏的击穿电压。在实施例中，Ⅲ-N MOS电容器在PMIC或RFIC内被连接为以下至少其中之一：DC阻塞电容器或电荷泵中的电荷存储元件。在实施例中，集成到衬底上的PMIC和RFIC的至少其中之一的控制器，其中控制器包括硅场效应晶体管。在实施例中，硅场效应晶体管设置在衬底的包括具体硅表面的区域之上，并且其中，包括具体GaN层的至少一个Ⅲ-N MOS电容器设置在衬底的第二区域上。

[0056] 在实施例中，移动计算设备包括：触摸屏；电池；天线；以及本文中所描述的SoC，其中PMIC耦合到电池，并且其中RFIC耦合到天线。在实施例中，移动计算设备包括第一和第二处理器内核，每个内核可操作耦合到触摸屏、PMIC和RFIC，并且其中第一和第二处理器内核包括硅场效应晶体管。

[0057] 在实施例中，将高电压电容器集成在衬底上的方法包括：在衬底上形成多个高电压Ⅲ-N MOS电容器，所述形成还包括：形成Ⅲ-N半导体材料层的堆叠体，所述堆叠体包括设置在衬底之上的GaN层和设置在GaN层的(0001)表面上的Ⅲ-N阻挡层；在Ⅲ-N阻挡层之上沉积电介质层；在电介质层上形成第一接触金属；形成被设置为与GaN层接触的n型半导体区；以及形成第二接触金属，其设置在n型半导体区上并且电连接到对于第一和第二接触金属两端的高于负阈值电压的电压而言存在于GaN层中的接近GaN层与Ⅲ-N阻挡层之间的界面的二维电子气(2DEG)。在实施例中，形成Ⅲ-N半导体材料层的堆叠体还包括：蚀刻硅衬底的表面，以暴露(111)硅表面；在暴露的(111)硅表面上外延生长GaN层；并且其中，形成Ⅲ-N阻挡层还包括在GaN层上外延生长Al1-x-yInxGayN或AlN的至少其中之一。在实施例中，蚀刻表面还包括：在衬底的(100)表面中湿法蚀刻出v形凹槽，以暴露(111)表面，或者其中，蚀刻表面还包括：将沟槽干法蚀刻到衬底的(110)表面中，以沿着沟槽的侧壁暴露(111)表面。在实施例中，外延生长GaN层还包括：在衬底的非(111)表面之上形成外延生长阻挡掩模。在实施例中，沉积电介质层还包括：通过原子层沉积来沉积金属氧化物。在实施例中，所述方法还包括：在硅衬底上形成与Ⅲ-N MOS电容器相邻的基于硅的场效应晶体管。

[0058] 应当理解，上述描述旨在进行说明而非进行限制。尽管已经参考具体示例性实施例描述了本发明，但是应当认识到本发明并不限于所描述的实施例，而是可以在所附权利要求的精神和范围内利用修改和改变来实践本发明。因此，应当参考所附权利要求、以及为这种权利要求赋予权利的等同物的整个范围来确定本发明的范围。

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