技术领域
[0001] 本
发明属于
半导体技术领域，涉及一种带间隧穿编程N
沟道非易失性存储器单元、阵列及制备方法。
背景技术
[0002] 非易失性存储器(英语：non-volatile memory，缩写为NVM)是指当
电流关掉后，所存储的数据不会消失者的电脑存储器。非易失性存储器中，依存储器内的数据是否能在使用电脑时随时改写为标准，可分为二大类产品，即只读内存(Read-only memory，简称ROM)和闪存(Flash memory)。
只读存储器的特性是一旦存储数据就无法再将之改变或删除，且内容不会因为电源关闭而消失，在
电子或电脑系统中，通常用以存储不需经常变更的程序或数据。闪存是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器，这种科技主要用于一般性数据存储，以及在电脑与其他数字产品间交换传输数据，如储存卡与U盘。
[0003] 利用带间隧穿(Band to Band，简称BB)机制，P沟道(P-channel)非易失性存储器(Non-Volatile Memory Cell，简称NVMs)具有低编程电流(<1uA)的优点。然而，P沟道非易失性存储器一个缺点是由于空穴迁移率低于电子迁移率，所以读取单元电流低。
[0004] 因此，如何提供一种双层多晶
硅NVM单元及其阵列，在具有带间隧穿编程能
力的同时，保留了N沟道(N-channel)较高的读取电流的优点，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
[0005] 鉴于以上所述
现有技术的缺点，本发明的目的在于提供一种带间隧穿编程N沟道非易失性存储器单元、阵列及制备方法，用于解决现有技术中非易失性存储器无法同时具有低编程电流与高读取电流的问题。
[0006] 为实现上述目的及其他相关目的，本发明提供一种带间隧穿编程N沟道非易失性存储器单元，包括：
[0007] 一衬底；
[0008] 一栅极结构，形成于所述衬底上，所述栅极结构
自下而上依次包括第一栅介质层、第一导电层、第二栅介质层及第二导电层；
[0009] 一源极区域，形成于所述衬底中，所述源极区域包括一N型重掺杂源区；
[0010] 一漏极区域，形成于所述衬底中，所述漏极区域包括一N型掺杂漏区及一形成于所述N型掺杂漏区中的P型重掺杂漏区；其中，所述源极区域与所述漏极区域分别位于所述栅极结构的两端，且所述N型掺杂漏区及所述P型重掺杂漏区均
水平延伸至所述栅极结构下方，与所述栅极结构部分交迭。
[0011] 可选地，所述源极区域还包括一N型浅掺杂源区，所述N型浅掺杂源区连接于所述N型重掺杂源区两端，并水平延伸至所述栅极结构下方，与所述栅极结构部分交迭。
[0012] 可选地，所述带间隧穿编程N沟道非易失性存储器单元还包括一侧墙结构，所述侧墙结构形成于所述栅极结构两侧。
[0013] 可选地，所述带间隧穿编程N沟道非易失性存储器单元还包括一硅化物层，所述硅化物层分布于所述第二导电层表面、所述P型重掺杂漏区表面及所述N型重掺杂源区表面。
[0014] 可选地，所述带间隧穿编程N沟道非易失性存储器单元还包括一层间介质层、一金属位线及至少一个
接触插塞，所述层间介质层形成于所述衬底上并
覆盖所述栅极结构，所述金属位线形成于所述层间介质层上，所述接触插塞形成于所述层间介质层中，所述接触插塞的顶端与所述金属位线连接，所述接触插塞的底端与所述漏极区域连接。
[0015] 可选地，所述衬底为P型掺杂衬底。
[0016] 可选地，所述衬底为三阱结构，包括形成于衬底中的N阱及形成于所述N阱中的P阱。
[0017] 可选地，所述第一栅介质层的厚度范围是7nm～15nm，所述第一导电层的厚度范围是30nm～200nm，所述第二导电层的厚度范围是80nm～250nm。
[0018] 可选地，所述第一栅介质层的材质包括
氧化物及氧氮化物中的任意一种，所述第二栅介质层的材质包括氧化物及氮化物中的任意一种，或者所述第二栅介质层自下而上依次包括第一氧化物层、氮化物层及第二氧化物层，所述第一氧化物层的厚度范围是3nm～7nm，所述氮化物层的厚度范围是4nm～8nm，所述第二氧化物层的厚度范围是3nm～7nm。
[0019] 可选地，所述第一导电层的材质包括N型
多晶硅，所述第二导电层的材质包括N型多晶硅。
[0020] 可选地，所述N型掺杂漏区的
掺杂剂量范围是1E13cm-2～9E14cm-2，所述P型重掺杂漏区的掺杂剂量范围是1E15cm-2～8E15cm-2，所述N型重掺杂源区的掺杂剂量范围是1E15cm-2～9E16cm-2。
[0021] 本发明还提供一种带间隧穿编程N沟道非易失性存储器阵列，所述带间隧穿编程N沟道非易失性存储器阵列包括上述任意一项所述的带间隧穿编程N沟道非易失性存储器单元。
[0022] 本发明还提供一种带间隧穿编程N沟道非易失性存储器的制作方法，包括以下步骤：
[0023] 提供一衬底；
[0024] 形成一栅极结构于所述衬底上，所述栅极结构自下而上依次包括第一栅介质层、第一导电层、第二栅介质层及第二导电层；
[0025] 形成一源极区域于所述衬底中，所述源极区域包括一N型重掺杂源区；
[0026] 形成一漏极区域于所述衬底中，所述漏极区域包括一N型掺杂漏区及一形成于所述N型掺杂漏区中的P型重掺杂漏区，其中，所述源极区域与所述漏极区域分别位于所述栅极结构的两端，且所述N型掺杂漏区及所述P型重掺杂漏区均水平延伸至所述栅极结构下方，与所述栅极结构部分交迭。
[0027] 可选地，形成所述N型掺杂漏区及所述P型重掺杂漏区包括以下步骤：
[0029] 于所述漏极区域进行P型离子注入，所述P型离子的注入深度相对较浅于所述N型离子的注入深度；
[0030] 进行
热处理，以得到所述N型掺杂漏区及所述P型重掺杂漏区。
[0031] 可选地，所述N型离子注入的
能量范围是50KeV～100KeV，掺杂剂量范围是1E13cm-2～9E14cm-2，所述P型离子注入的能量范围是5KeV～30KeV，掺杂剂量范围是1E15cm-2～8E15cm-2。
[0032] 可选地，形成所述N型重掺杂源区包括以下步骤：
[0033] 于所述源极区域进行N型离子注入；
[0034] 进行热处理以得到所述N型重掺杂源区。
[0035] 可选地，所述N型离子注入的掺杂剂量范围是1E15cm-2～9E16cm-2。
[0036] 可选地，形成所述N型重掺杂源区之前还包括以下步骤：
[0037] 形成一N型浅掺杂源区于所述源极区域；
[0038] 形成侧墙结构于所述栅极结构的两侧，其中，所述N型重掺杂源区两端连接于所述N型浅掺杂源区。
[0039] 可选地，还包括以下步骤：
[0040] 形成
自对准硅化物层于所述第二导电层表面、所述P型重掺杂漏区表面及所述N型重掺杂源区表面；
[0041] 形成层间介质层于所述衬底上以覆盖所述栅极结构；
[0042] 形成接触插塞于所述层间介质层中，所述接触插塞的底端与所述漏极区域连接；
[0043] 形成金属位线于所述层间介质层上，所述接触插塞的顶端与所述金属位线连接。
[0044] 可选地，所述衬底为P型掺杂衬底。
[0045] 可选地，所述衬底为三阱结构，包括形成于衬底中的N阱及形成于所述N阱中的P阱。
[0046] 如上所述，本发明的带间隧穿编程N沟道非易失性存储器单元、阵列及其制备方法，具有以下有益效果：本发明的非易失性存储器单元采用双层导电层(可以是多晶硅)结构，其中，下层导电层作为
浮栅，上层导电层作为字线，本发明的非易失性存储器单元及阵列在编程(Program)时，从漏极区域的P型重掺杂漏区至N型掺杂漏区发生带间隧穿，从而引起碰撞离化，使得电子直接从漏极区域注入浮栅，而没有沟道电流，所需电子数大大降低，具有较低的编程电流。本发明的非易失性存储器单元及阵列在读取(Read)时，电子从源极区域流向漏极区域，产生较高的N沟道电流。本发明的非易失性存储器单元及阵列在擦除(Erase)时，存储于浮栅导电层内的电荷通过直接FN隧穿的方式穿过第一栅介质层进入衬底及/或源漏区域，擦除栅可以分组为扇区或
块，在这种情况下，可以在扇区或块上执行擦除操作。本发明的非易失性存储器单元及阵列在具有带间隧穿编程能力的同时，保留了N沟道较高的读取电流的优点。
附图说明
[0047] 图1A显示为本发明的带间隧穿编程N沟道非易失性存储器阵列的一种示例
电路图。
[0048] 图1B显示为上述示例存储器阵列的俯视图。
[0049] 图2A至图14B显示为本发明的拥有带间隧穿编程能力的N沟道非易失性存储器的一种示例制备过程。
[0050] 图15A显示为图2A至图14B形成的存储晶体管的读取操作的原理图。
[0051] 图15B显示为在读取偏置条件下的单元电路。
[0052] 图16A显示为图2A至图14B形成的存储晶体管的编程操作的原理图。
[0053] 图16B显示为在编程偏置条件下的单元电路。
[0054] 图17显示为图2A至图14B形成的存储晶体管的擦除操作的原理图。
[0055] 元件标号说明
[0056] 100 存储器阵列
[0057] 101 位线
[0058] 102 字线
[0059] 103 源极线
[0060] 104 浮栅
[0061] 105 有源区
[0062] 106 接触
[0063] 200、201 视图
[0064] 202 衬底
[0066] 204 第一栅介质层
[0067] 205 第一导电层
[0068] 206、209、210、213 光阻
[0069] 207 第二栅介质层
[0070] 208 第二导电层
[0071] 211 N型掺杂漏区
[0072] 212 P型重掺杂漏区
[0073] 214 N型重掺杂源区
[0074] 215 N型浅掺杂源区
[0075] 216 侧墙结构
[0076] 217 硅化物层
[0077] 218 层间介质层
[0078] 219 接触插塞
[0079] 220 金属位线
[0081] 222 第二寄生二极管
具体实施方式
[0082] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本
说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0083] 请参阅图1A至图17。需要说明的是，本
实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0084] 本发明的带间隧穿编程N沟道非易失性存储器阵列包含多个带间隧穿编程N沟道非易失性存储器单元，请参阅图1A，显示为本发明的带间隧穿编程N沟道非易失性存储器阵列100的一种示例电路图，所述存储器阵列100包括位线101、字线102及源极线103。
[0085] 在操作中，存储器系统将适当的
信号施加到位线和字线以选择单独的存储器单元。存储器系统可以从存储器单元读取数据，编程存储器单元或擦除存储器单元。存储器单元可以使用下面进一步描述的存储晶体管来实现。
[0086] 图1B显示为上述示例存储器阵列100的俯视图，该存储器阵列100包括位线101、字线102、源极线103、浮栅104、有源区105及接触106，其中，所述位线101可以通过金属位线来实现，所述浮栅104可以通过第一导电层来实现，所述字线102可以通过第二导电层来实现，所述源极线103可以通过包含晶体管沟道及源漏区域的有源层来实现。图1B还用虚线示出了两个视图平面，包括从A到A'的第一条虚线和从B到B’的第二条虚线
[0087] 图2A至图14B显示了拥有带间隧穿编程能力的N沟道非易失性存储器的制备过程，每幅图均显示了存储器在
制造过程中的不同阶段。这些图从两个不同的视图(视图200和视图201)显示了存储器。回头参见图1B，视图200示出了沿着从A到A'的第一条虚线的存储晶体管的横截面图，视图201示出了沿着从B到B'的第二条虚线的存储晶体管的横截面图。
[0088] 在图2A及图2B中，存储晶体管包括一衬底202及一浅沟槽隔离(STI)氧化层203，其中，所述衬底202可采用P型掺杂衬底，所述浅沟槽隔离氧化层203可以通过标准的STI工艺步骤来实现，用于在所述衬底202中界定出有源区。
[0089] 作为一种可选的方案，也可以采用三阱结构替代单纯的P型衬底，例如P型衬底中包含一较深的N阱，该N阱中形成有一P阱。
[0090] 在图3A及图3B中，首先形成光阻图形来覆盖外围区域，并暴露出阵列区域(未图示)，然后采用
硼离子(Boron)或氟化硼离子(BF2)注入以实现
阈值调节(threshold adjustment)，再采用快速热
退火(RTA)工艺来修复注入损伤，并激活掺杂剂。其中，图4A及图4B中采用虚线示出了阈值调节注入处，采用箭头示出了B或BF2注入的方向，本实施例中，注入方向优选为y方向，也就是垂直注入，在其它实施例中，也可以倾斜注入，但倾斜
角度最好不大于7°，以避免沟道效应。本实施例中，离子注入剂量范围是1E12cm-2～8E13cm-2。
[0091] 需要指出的是，本发明的技术方案中，通过例子注入进行阈值调节只是可选的方案，在其它实施例中，也可以省略该步骤。
[0092] 在图4A及图4B中，首先形成第一栅介质层204在所述衬底202上，然后形成第一导电层205在所述第一栅介质层204上，再在所述第一导电层205上形成
图案化的光阻206，以在y方向(竖直方向)上定义浮栅(Floating Gate，简称FG)。
[0093] 具体的，所述第一栅介质层204的材质包括氧化物(例如氧化硅)及氧氮化物(例如氮氧化硅)中的任意一种，所述第一栅介质层204的厚度范围是7nm～15nm，所述第一导电层205的厚度范围是30nm～200nm。本实施例中，所述第一导电层205的材质选用N型多晶硅。所述图案化的光阻可通过
光刻工艺来实现。
[0094] 在图5A及图5B中，采用
各向异性干法
刻蚀去除所述第一导电层205未被光阻206覆盖的部分，得到若干条浮栅。图5A及图5B中采用箭头示出了各向异性刻蚀的方向。本实施例中，各向异性刻蚀的方向为y方向，也就是垂直刻蚀。
[0095] 在图6A及图6B中，首先去除光阻206，然后在所述第一导电层205上及暴露出来的所述第一栅介质层204上形成第二栅介质层207，接着在所述第二栅介质层207上形成第二导电层208，再在所述第二导电层上形成另一图案化的光阻209，以定义字线(WL)区域。
[0096] 具体的，所述第二栅介质层207的材质包括氧化物(例如氧化硅)及氮化物(例如氮化硅)中的任意一种，或者所述第二栅介质层207自下而上依次包括第一氧化物层(例如氧化硅)、氮化物层(例如氮化硅)及第二氧化物层(例如氧化硅)，其中，所述第一氧化物层的厚度范围是3nm～7nm，所述氮化物层的厚度范围是4nm～8nm，所述第二氧化物层的厚度范围是3nm～7nm。
[0097] 具体的，所述第二导电层208的厚度范围是80nm～250nm，本实施例中，所述第二导电层208的材质选用N型多晶硅。所述图案化的光阻可通过光刻工艺来实现。
[0098] 在图7A及图7B中，首先采用各向异性刻蚀去除所述第二导电层208未被光阻209覆盖的部分以形成字线，然后采用各向异性刻蚀去除暴露的第二栅介质层207，接着采用各向异性刻蚀去除所述第一导电层205未被光阻覆盖的部分以形成堆叠栅结构，该栅极结构自下而上依次包括第一栅介质层204、第一导电层205、第二栅介质层207及第二导电层208。图7A及图7B中均采用箭头示出了各向异性刻蚀的方向。
[0099] 本实施例中，还可以选择性地进一步去除暴露的第一栅介质层204，为了防止Si损伤，优选采用湿法
腐蚀。
[0100] 在图8A及图8B中，首先去除光阻209，然后形成另一图案化光阻210以覆盖源极区域，并暴露出漏极区域，其中，所述源极区域与所述漏极区域分别位于所述栅极结构的两端。该图案化的光阻可通过光刻工艺来实现。
[0101] 在图9A及图9B中，首先进行N型离子注入，例如磷离子(Phosphorus)注入，然后进行P型离子注入，例如硼离子(Boron)注入或氟化硼离子(BF2)注入。图9A及图9B中均采用箭头示出了离子注入的方向，本实施例中，注入方向优选为y方向，也就是垂直注入，在其它实施例中，也可以倾斜注入，但倾斜角度最好不大于7°，以避免沟道效应。图9A中还采用短虚线示出了N型离子注入处，采用长虚线示出了P型离子注入处，其中，N型离子注入的深度较深，P型离子注入的深度较浅。作为示例，N型离子注入的能量范围是50KeV～100KeV，掺杂剂量范围是1E13cm-2～9E14cm-2，P型离子注入的能量范围是5KeV～30KeV，掺杂剂量范围是1E15cm-2～8E15cm-2。
[0102] 在图10A及图10B中，首先去除光阻210，然后进行热处理(Thermal cycle)，例如采用快速热退火(Rapid Thermal Anneal，简称RTA)，以修复注入损伤，并驱入(drive-in)掺杂剂，以在漏极区域形成一N型掺杂漏区211及一形成于所述N型掺杂漏区211中的P型重掺杂漏区212，所述N型掺杂漏区211及所述P型重掺杂漏区212均水平延伸至所述栅极结构下方，与所述栅极结构部分交迭。
[0103] 需要指出的是，若后续的热处理足以修复本次离子注入损伤并驱入掺杂剂，则本步骤的热处理步骤也可以省略。
[0104] 在图11A及图11B中，首先形成另一图案化的光阻213以覆盖漏极区域，并暴露出源极区域，然后进行N型离子注入，例如采用砷离子(Arsenic)及磷离子(Phosphorous)中的至少一种进行注入。图11A及图11B中均采用箭头示出了离子注入的方向，本实施例中，注入方向优选为y方向，也就是垂直注入，在其它实施例中，也可以倾斜注入，但倾斜角度最好不大于7°，以避免沟道效应。图11A中还采用长虚线示出了N型离子注入处。本实施例中，此次N型离子注入的掺杂剂量范围是1E15cm-2～9E16cm-2。
[0105] 在图12A及图12B中，首先去除光阻213，然后进行热处理，例如采用快速热退火，以修复注入损伤，并驱入掺杂剂，以在源极区域形成一N型重掺杂源区214。本实施例中，所述N型重掺杂源区214水平延伸至所述栅极结构下方，与所述栅极结构部分交迭。
[0106] 作为一种可选的方案，在图13A及图13B中，在源极区域还形成一N型浅掺杂源区215，所述N型浅掺杂源区215水平延伸至所述栅极结构下方，与所述栅极结构部分交迭，然后在栅极结构两侧形成侧墙结构216，后又形成N型重掺杂源区214，所述N型重掺杂源区214两端连接于所述N型浅掺杂源区215。
[0107] 在图14A及图14B中，继续常规的集成电路后段(Back End)制造工艺，在所述第二导电层208表面、所述P型重掺杂漏区212表面及所述N型重掺杂源区214表面形成自对准硅化物层217，在所述衬底202上形成覆盖所述栅极结构的层间介质层218，在所述层间介质层218中形成接触插塞219，在所述层间介质层218上形成金属位线220，其中，所述接触插塞
219的顶端与所述金属位线220连接，所述接触插塞219的底端与所述漏极区域连接。
[0108] 需要指出的是，所述自对准硅化物层217是一种可选的方案，在其它实施例中，也可以不形成所述自对准硅化物层217。在这种情况下，还可以选择性地在栅极结构两侧不形成所述侧墙结构216，也可以选择性地不形成所述N型浅掺杂源区215，而不形成所述N型浅掺杂源区215的方案中，所述N型重掺杂源区214将水平延伸至所述栅极结构下方，与所述栅极结构部分交迭。
[0109] 图15A显示为图2A至图14B形成的存储晶体管的读取操作的原理图。在读取(Read)时，左边的存储单元被选中，右边的存储单元未被选中，所述存储单元是由所述P型重掺杂漏区212与所述N型掺杂漏区211所构成第一寄生二极管221，电子e从源极区域流向漏极区域，能够产生较高的N沟道电流。图15中采用箭头示出了电流的方向。
[0110] 存储晶体管可以通过适当的偏置条件进行读取，表1列出了存储晶体管的示例读取偏置条件。图15B显示为在该读取偏置条件下的单元电路。
[0111] 表1
[0112]
[0113] 图16A显示为图2A至图14B形成的存储晶体管的编程操作的原理图。在编程(Program)时，左边的存储单元被选中，右边的存储单元未被选中，所述P型重掺杂漏区212与所述N型掺杂漏区211构成第一寄生二极管221，所述衬底202与所述N型掺杂漏区211构成第二寄生二极管222，从漏极区域的P型重掺杂漏区212至N型掺杂漏区211发生带间隧穿，从而引起碰撞离化，使得电子e直接从漏极区域注入浮栅，而没有沟道电流，所需电子数大大降低，具有较低的编程电流。图16A中采用箭头示出了电子e的路径。
[0114] 存储晶体管可以通过适当的偏置条件进行编程，表2列出了存储晶体管的示例编程偏置条件。图16B显示为在该编程偏置条件下的单元电路，其中，N型掺杂漏区的
电压约为0.6V，衬底电压为0V。
[0115] 表2
[0116]
[0117]
[0118] 图17显示为图2A至图14B形成的存储晶体管的擦除操作的原理图。在擦除(Erase)时，存储于浮栅导电层内的电荷通过直接FN隧穿的方式穿过第一栅介质层进入衬底及/或源漏区域，擦除栅可以分组为扇区或块，在这种情况下，可以在扇区或块上执行擦除操作。图17中采用箭头示出了电子e的路径。
[0119] 存储晶体管可以通过适当的偏置条件进行擦除，表3列出了存储晶体管的示例擦除偏置条件。
[0120] 表3
[0121]
[0122] 需要指出的是，若采用三阱结构替代单纯的P型衬底，例如P型衬底中包含一较深的N阱，该N阱中形成有一P阱，擦除偏置条件将有所不同。表4列出了衬底采用三阱结构时存储晶体管的示例擦除偏置条件。
[0123] 表4
[0124]
[0125] 可以看出，存储晶体管在具有带间隧穿编程能力的同时，保留了N沟道较高的读取电流的优点。
[0126] 需要指出的是，也可以变换上述非易失性存储器中各区域的掺杂类型，例如将原本为P型掺杂的区域变换为N型掺杂，将原本为N型掺杂的区域变换为P型掺杂，从而获得P沟道非易失性存储器单元及其阵列。
[0127] 综上所述，本发明的非易失性存储器单元采用双层导电层(可以是多晶硅)结构，其中，下层导电层作为浮栅，上层导电层作为字线，本发明的非易失性存储器单元及阵列在编程(Program)时，从漏极区域的P型重掺杂漏区至N型掺杂漏区发生带间隧穿，从而引起碰撞离化，使得电子直接从漏极区域注入浮栅，而没有沟道电流，所需电子数大大降低，具有较低的编程电流。本发明的非易失性存储器单元及阵列在读取(Read)时，电子从源极区域流向漏极区域，产生较高的N沟道电流。本发明的非易失性存储器单元及阵列在擦除(Erase)时，存储于浮栅导电层内的电荷通过直接FN隧穿的方式穿过第一栅介质层进入衬底及/或源漏区域，擦除栅可以分组为扇区或块，在这种情况下，可以在扇区或块上执行擦除操作。本发明的非易失性存储器单元及阵列在具有带间隧穿编程能力的同时，保留了N沟道较高的读取电流的优点。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0128] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的
权利要求所涵盖。
