【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回路網検査装置及び方法に関し、特にキヤパシタンス及び漏れ電流を測定する検査方法及び装置について、基準電圧及び基準接地面をもつ集積化されていない多層ボード又は多層基板において絶縁されている回路網間の短絡、断線及び漏れ電流を検査するために用いられる装置に適用して好適なものである。

【０００２】

【従来の技術】集積化されていない多層ボード及び多層基板内の信号パスの短絡及び断線についてテストすることは製品の信頼性を改善することになる。 短絡はエツチング後の回路の２つのライン間に余分な銅が残つた場合に生ずる望ましくない電気的接続状態である。 断線は回路接続を妨げるような回路ラインの破断である。 通常テストは「ベツド−オブ−ネール（bed-of-nail)」型テスト用具によつてなされる。 通常「ネール」は 0.100〔インチ〕間隔のプローブであり、このプローブはテスタとテストされるボード上の接触点との間を電気的に接触する。 かくして同時にすべての検査点に接触することにより操作の手順及び繰返しを省略することは非常に望ましい。 「ベツド−オブ−ネイル」手法を用いる場合の困難性は、設計、製造及び保守上の要求があるプローブヘツドに問題があり、特に製造されるボード上の表面パターン配列や配線空間を寸法的に小さくする場合に問題がある。 検査対象となる互いに異なる型式のボード及び基板ごとに「ベツド−オブ−ネール」検査ヘツドを作成すれば、コストが高くかつ製造時間が長くなる。

【０００３】

【発明が解決しようとする課題】短絡及び断線をテストするために「ベツド−オブ−ネイル」手法に代つて適用できる手法は、内部基準面又は外部基準面についての回路網キヤパシタンスを測定することである。

【０００４】通常測定は低電圧及び高周波数のテスト針を用いるＡＣキヤパシタンスメータによりなされる。 直列抵抗が増加するに従つて容量性応答は減少し、かくして漏れパスを検出する能力を制限する。

【０００５】本発明の目的はキヤパシタンスを測定中に耐電圧試験を実行するキヤパシタンス及び漏れ試験装置を提供することである。

【０００６】本発明の他の目的は従来の正弦波キヤパシタンス計器のレンジより広い漏れ応答を与えるキヤパシタンス及び漏れ試験装置を提供することである。

【０００７】本発明のさらに他の目的はキヤパシタンスを測定中に回路網間の高抵抗漏れパスを検出するキヤパシタンス及び漏れ試験装置を提供することである。

【０００８】本発明のさらに他の目的はキヤパシタンス測定中に間隔がかなり狭い信号回路網を検出するキヤパシタンス及び漏れ試験装置を提供することである。

【０００９】

【課題を解決するための手段】かかる課題を解決するため本発明においては、誘電体によつて導電材料面から分離された回路ボード又は回路基板上の回路網１３を検査する装置において、回路網１３及び面間の電圧をランプアツプしかつ保持する、当該回路網１３及び面のうちの一方に接続された電流源手段並びに当該回路網１３及び面のうちの他方に接続された接地手段と、回路網１３及び面間の電圧を測定する手段と、回路網１３及び面の両端電圧について、電流源手段によつて充電するときに予定の量を増加させるのに必要な時間を測定する手段と、
面及び回路網１３の両端電圧を予定の制限値に制限し保持する手段と、予定の限定値に電圧を保持するために電流源によつて供給される電流を監視し、これにより制限された電圧に到達した後に供給された電流が他の回路網への漏れを示すようにするモニタ手段とを設けるようにする。

【００１０】

【作用】本発明の１つの特徴は、誘電体によつて導電材料面から分離された回路ボード又は回路基板上の回路網を検査する装置である。 当該装置は検査される回路網及び面間の電圧をランプアツプしかつ保持する、当該面に接続され電流を供給する電流源及び当該回路網に接続された接地手段（又は当該回路網に接続されて電流を供給する電流源及び当該面に接続された接地手段）を有する。 検査される回路網及び面間の電圧を測定する手段は電流源によつて充電されるときに予定の量を増加させるために、チエツクされる回路網及び面の両端電圧に必要な時間を測定する手段として提供される。 また検査される回路網及び面の両端電圧を予定の制限値に制限する手段を提供する。 当該電圧を予定の制限値に保持する、当該電流源によつて当該面に供給された電流を監視する手段は、電流を検出したときに他の回路網に対する漏れを測定することができる。

【００１１】

【実施例】以下図面について本発明の一実施例を詳述する。

【００１２】図１はキヤパシタンス及び漏れ電流を測定する装置のブロツク図を示す。 高電圧ランプモニタ５
は、固定プローブ７を介して、基板すなわちプリント回路ボードである集積化されていない多層装置１１の電源及び接地を一体に短絡した面９に、一定の充電電流を供給する。 これに代え、回路網を充電しかつ短絡電源接地面を接地するようにもできる。 この集積化されていない多層装置１１が電源又は接地面をもたない場合には、一定充電電流は別体の導電平坦シート及びこの平坦シートに近接して配設された装置に供給するようになされる。
ランプ電圧を基準面に与えると、分布容量が十分に小さい安定回路が得られる。 基板すなわちプリント回路ボード上の検査される回路網１３すなわち絶縁された導電パスのいずれか一端又は両端が２点ロボツト処理機（図示せず）の一部である可動プローブ１５によつて短絡される。 試験ブロツク１７を設けて試験システムの分布容量を補償することにより、キヤパシタンス測定に対する換算係数を用意すると共に、抵抗性短絡及び漏れパスをシミユレートすることができるようになされている。

【００１３】高電圧ランプモニタ５はデイジタル入力及びデイジタル出力インタフエース（ＤＩ／ＤＯ）２３によつてプログラマブルコントローラ２１に接続されている。 ＤＩ／ＤＯインタフエース２３から高電圧ランプモニタ５に４つのデイジタル出力インタフエースラインが接続されることにより、ランプ電圧選択信号、ドエル選択信号、カウンタ選択信号及び試験イネーブル信号を送出する。 高電圧ランプモニタ５からＤＩ／ＤＯインタフエース２３に２１個のデイジタル入力ラインが与えられる。 ２１個のデイジタル入力ラインは１７個のデータバスライン（１６本のライン及び１本のパリテイライン）、５〔％〕ランプレベルライン、５〔％〕ランプラツチライン、90〔％〕ランプラツチライン及び高電圧ランプモニタ遅延ラインを含む。

【００１４】パーソナルコンピユータを含むプログラマブルコントローラ２１はホストコンピユータに接続されて試験データを受信し、かつホストコンピユータに欠陥データを送る。

【００１５】 高電圧ランプモニタ図２〜図８には高電圧ランプモニタ５の詳細を示し、図２〜図５にはアナログ部分を示すと共に、図６〜図８にはデイジタル部分を示す。 図６〜図８においてＤＩ／Ｄ
Ｏインタフエース２３のテストイネーブル信号ライン２
５はテストイネーブルラツチ回路２７のクロツク入力端子に接続されている。 図６〜図８に示す各ラツチ回路はゲート入力端、クロツク入力及びリセツト入力を有すると共に、Ｑ出力及び

【００１６】

【外１】出力を有する。 リセツト入力ラインが「高」レベルであるとき、

【００１７】

【外１】出力は「高」レベルであり、Ｑ出力ラインは「低」レベルである。 クロツク入力における正の立上りはゲート入力端の情報を転送するクロツクをトリガする。 ゲート入力が「高」レベルであり、正の立上りがクロツク入力によつて受信されるとき、Ｑ出力は「高」レベルになり

【００１８】

【外１】出力は「低」レベルになる。 クロツク入力端の他のいかなるパルスもラツチ回路を再度トリガしない。
図５〜図８に示すレジスタはラツチ回路群として機能する。

【００１９】またテストイネーブル信号ライン２５はインバータ３１を介して90〔％〕ラツチ回路３３のリセツト入力、５〔％〕ラツチ回路３５のリセツト入力、漏れイネーブルラツチ回路２１５並びに16ビツトカウンタ１
６１及び15ビツトカウンタ２００のリセツト入力にそれぞれ接続されている。 テストイネーブルラツチ回路２７
の

【００２０】

【外１】出力は当該テストイネーブルラツチ回路２７のゲート入力に接続されている。 テストイネーブル信号ライン２５が「高」レベルに遷移すると、当該ラツチ回路のリセツトラインは「低」レベルになる。 リセツト入力が「高」レベルを保持し得ないとき、当該ラツチ回路はリセツト状態にはなく、状態を変えることができる。 テストイネーブル信号ライン２５は正の立上りをテストイネーブルラツチ回路２７のクロツク入力に与え、このテストイネーブルラツチ回路２７は

【００２１】

【外１】出力によつて得られる「高」入力をゲートに生じさせ、これによりラツチ回路の状態を変化させて出力Ｑを「高」レベルに遷移せさる。

【００２２】テストイネーブルラツチ回路２７のＱ出力は２つの３入力ＡＮＤゲート４５及び４７の１つの入力ラインにそれぞれ接続されている。 90〔％〕ラツチ回路３３はテストイネーブル信号が作動状態になつたときリセツト状態には保持されない。 当該90〔％〕ラツチ回路３３へのクロツク入力はテストイネーブルが「高」レベルになるときには変化しないので、90〔％〕ラツチ回路３３はリセツト状態のままである。 90〔％〕ラツチ回路３３の

【００２３】

【外１】出力は３つの入力ラインをもつＯＲゲート５１
の１つの入力ラインに接続されている。 ＯＲゲート５１
の出力ラインはそれぞれＡＮＤゲート４５及び４７の入力ラインに接続されている。

【００２４】ＤＩ／ＤＯインタフエース２３からのランプ電圧選択ライン５２はＡＮＤゲート４５の１つの入力ラインに接続され、インバータ５３において反転されてＡＮＤゲート４７の１つの入力ラインに接続される。 Ｄ
Ｉ／ＤＯインタフエース２３からのランプ電圧選択ライン５２が「高」レベルでありかつテストイネーブル信号ライン２５が「高」レベルのとき、ＡＮＤゲート４５の出力ラインに与えられたゲート 500〔ｖ〕信号ライン５
５は「高」レベルになる。 ランプ電圧選択ライン５２が「低」レベル、かつテストイネーブル信号ライン２５が「高」レベルであるとき、ＡＮＤゲート４７の出力ラインに与えられたゲート 250〔ｖ〕信号ライン５７は「高」レベルとなる。

【００２５】図２〜図５においてゲート 500〔ｖ〕信号ライン５５は 500〔ｖ〕ランプ発生回路６１に接続され、ゲート 250〔ｖ〕信号ライン５７は 250〔ｖ〕ランプ発生回路６３に接続されている。 250〔ｖ〕及び 500
〔ｖ〕ランプ発生回路６１は定電流源部及び電圧調整部の２つの部分をそれぞれ有する。 500〔ｖ〕ランプ発生回路６１は光学的に分離された入力を与えるＬＥＤ／フオトトランジスタ６５においてゲート信号を受信する。
ＬＥＤ／フオトトランジスタは演算増幅回路６７の非反転端子に固定電圧を与える。 演算増幅回路６７の出力ラインはＦＥＴ７１のゲートに接続されている。 またＦＥ
Ｔ７１のドレイン及びソースを介して流れる電流は検出用抵抗７２を介して流れる。 検出用抵抗７２の両端電圧は演算増幅回路６７の反転入力端子に接続される。 演算増幅回路６７、ＦＥＴ７１及びフイードバツク抵抗７２
は定電流源として動作する。 250〔ｖ〕ランプ発生回路６３の定電流源部は、 500〔ｖ〕ランプ発生回路６１の
500〔ｖ〕定電流源部について上述したと同様にして、
ＬＥＤ／フオトトランジスタ７３、演算増幅回路７５、
ＦＥＴ７７及び検出用抵抗８１を有する。 演算増幅回路６７及び７５によつて用いられる電源は絶縁された低電圧電源である。 当該低電圧電源の電圧は、 500〔ｖ〕又は 250〔ｖ〕ゲート信号が「高」レベルであるか否かに基づいて−575〔ｖ〕又は−295 〔ｖ〕のいずれかを基準にして測定される。 演算増幅回路６７及び７５の非反転入力端への電圧を制御する抵抗８３、８４、８５及び８６にはそれぞれ５〔％〕の公差がある。 演算増幅回路６７及び７５の反転入力端に供給される帰還電圧を決定する検出用抵抗７２及び８１には 0.1〔％〕の公差がある。 ＦＥＴ７７のソースに接続されたバイアス回路８７
はＦＥＴ７７を介してバイアス電流を与えることにより、ゲート電圧を増大させるときターンオン時のミラー効果を低減させる。

【００２６】500〔ｖ〕ランプ発生回路６１はエンハンスメント型ＮチヤネルＦＥＴ７１を有し、 250〔ｖ〕ランプ発生回路６３はＮチヤネルデイプレツシヨン型ＦＥ
Ｔ７７を有することにより、低キヤパシタンスを含むのに必要な電圧において最良のパラメータになる。 ＦＥＴ
７１及び７７は共にＭＯＳＦＥＴの端子間及び素子に飽和状態を生じさせるＪＦＥＴの端子間の分布容量の影響を回避するのに十分大きい電圧で動作する。 ＦＥＴ素子のドレイン及びソースは完全な定格ドレイン電圧の少なくとも10〔％〕及び好適には15〔％〕又はそれ以上の電圧に保持される。 好適な実施例においてＦＥＴ７１のドレイン及びソース間の電圧は少なくとも75〔ｖ〕以上である。 ＦＥＴ７７のドレイン及びソース間の電圧は少なくとも45〔ｖ〕である。 飽和状態にあるＦＥＴのキヤパシタンスを急速に変化させるにはランプの直線性を保持しないようにする必要がある。 例えばＦＥＴ７１はスーパーテクス（Supertex）・ＭＯＳＦＥＴ・部品番号ＶＮ
０６Ｆでもよく、ＦＥＴ７７はテレダイン・クリスタロニクス（Teledyne・Crystalonics）・ＪＦＥＴ・２Ｎ６
４４９でもよい。 演算増幅回路６７は、抵抗７２を介して１〔mA〕の電流が流れるようにＦＥＴ７１を駆動し、
これにより反転入力及び非反転入力間の電圧差をゼロにする。 ＦＥＴ７７は抵抗８１を介して 0.5〔mA〕の電流が流れるように演算増幅回路７５によつて駆動され、これにより反転入力及び非反転入力間の電圧差をゼロにする。

【００２７】電圧調整回路６４はランプ発生回路を遅延スイツチ９１の切換位置に基づいて250〔ｖ〕又は 500
〔ｖ〕のいずれかに制限し、図中のすべての遅延スイツチ９１は高レベル 250〔ｖ〕ゲート信号を受信するとき、従つて 250〔ｖ〕ランプが発生されるときに用いられる位置を示している。 図２〜図８に示す三角形の記号は接地接続を表す。 分流調整回路を含む電圧調整回路６
４は、それぞれ 0.005〔％〕、0.02〔％〕及び 0.1
〔％〕の公差を有する抵抗９３、９５及び９７をもつ演算増幅回路への電圧デバイダ入力において精密な抵抗を用いる。 クランプダイオード９９を用いて 250〔ｖ〕又は 500〔ｖ〕のいずれかの所望の電圧に到達するとき電流源からの引込み過剰電流に電流通路を与える。 コンデンサ１００の一端はクランプダイオード９９のカソードに接続され、その他端は接地接続される。 コンデンサ１
００は電圧ランピング中にいずれかのＦＥＴ素子によつて示される出力キヤパシタンス変化のレンジより非常に大きな値を有する。 コンデンサ１００は電流、電圧及び温度変化を受けたときでも安定したキヤパシタンスを示すように選択される。

【００２８】漏れ検出用抵抗１０１はランプ発生回路の定電流源回路の出力ラインと直列に接続され、当該ランプ出力電流に比例して個別の電圧降下を与える。 抵抗１
０１は低キヤパシタンス、低インダクタンス、低ノイズ型のものが望ましい。 必要な能力を得るためにはいくつかの抵抗を直列に接続したものが必要になる場合がある。 例えば金属フイルム精密抵抗体を用いてもよい。 漏れ検出抵抗体１０１の値はランプ電圧選択信号によつて制御され、これにより、両方の電圧モードの電圧降下を測定するために同一の回路を用いる。

【００２９】ランプ電圧コンプレツサ１０３は1/50に電圧を低減するためにダイオード及び検出用抵抗１０１間に接続され、これによりランプ電圧の監視のために最大限10〔ｖ〕のアナログ信号を供給する。 ランプ電圧コンプレツサ１０３の出力信号はランプ電圧コンパレータ回路１０４及び漏れ回路１０５に接続されている。 ランプ電圧コンパレータ回路１０４において信号は電圧デバイダ回路１０６によつてさらに低減され、３対のコンパレータ１０７及び１０９、１１１及び１１３並びに１１５
及び１１７のうちの１つのコンパレータの正端子と他のコンパレータの負端子に接続されている。 各対のコンパレータの２つの出力は一つに接続され、プルアツプ抵抗１２１を介して論理レベル電源に接続されている。

【００３０】可変抵抗１２２Ａ、１２２Ｂ、１２２Ｃ及び１２２Ｄは精密電源に接続されて電圧デバイダ１０６
からコンパレータに、利用できる最大電圧の５〔％〕、
10〔％〕、20〔％〕及び90〔％〕と等しい電圧を供給する。 予め定められた電圧は、圧縮、分割された電圧ランプ信号と比較され、これにより当該電圧ランプ信号が、
コンパレータ対１０７及び１０９の出力において10
〔％〕及び90〔％〕間にあるとき、コンパレータ対１１
１及び１１３の出力において10〔％〕及び20〔％〕間にあるとき、及びコンパレータ対１１５及び１１７の出力において０〔％〕及び５〔％〕の間にあるとき、高論理レベル信号を供給する。 第２のランプ電圧コンプレツサ１２３は検出用抵抗１０１の他端に接続されている。 ランプ電圧コンプレツサ１０３及び１２３は、それぞれ例えばバー−ブラウン・リサーチ（Burr-Brown・Researc
h）社の製品、低電圧３５５１型演算増幅回路１１２及び１１４によつて構成され得る。 演算増幅回路１１２及び１１４に対する入力抵抗及びフイードバツク抵抗１２
４及び１２５は、分布容量の影響を回避するために、内部平面又はバイアをもたないカード上に取り付けられた低キヤパシタンス、かつ無誘導の精密抵抗であることが望ましい。 電圧動作させるために必要に応じて、抵抗を接続する端子及び直列接続される抵抗及び端子が短絡され、これによりランプの直線性に悪影響を与えないようになされている。 例えば金属フイルム抵抗を用いることができる。 ランプ電圧コンプレツサ１０３及び１２３は抵抗１２４及び１２５の値によつて電流−電圧変換回路として動作し、当該抵抗値は演算増幅回路を通じて流れる電流を制限するのに十分に大きな値に選定されている。

【００３１】第１及び第２のランプ電圧コンプレツサ１
０３及び１２３の出力は差動増幅回路１２７を含む差動増幅回路部１２８に供給され、この差動増幅回路１２７
は検出用抵抗１０１の両端電圧を得る。 この電圧降下は非反転増幅回路１３１において「５」倍される。 ランプ監視回路が 500〔ｖ〕にまでの差を検出しているとき、
１〔mA〕の漏れ電流は 0.5〔ＭΩ〕の漏れ抵抗を通じて流れている。 その結果100〔ＫΩ〕の検出用抵抗の両端に 100〔ｖ〕の電圧降下が得られ、この 100〔ｖ〕の電圧を50で除して５を乗じると10〔ｖ〕の信号となる。 この結果 300〔ＭΩ〕の抵抗は検出用抵抗の両端に 0.167
〔ｖ〕の電圧降下を生じさせる。

【００３２】当該ランプ電圧コンプレツサ１０３及び１
２３の出力信号は疑似対数アナログステツプ加算回路１
３３に供給される。 それぞれ利得 0.1、１及び10をもつ３つの並列増幅回路１３５、１３７及び１４１はそれぞれ入力信号を同時に増幅する。 増幅回路１３５、１３７
及び１４１はこれらの出力が０〔ｖ〕から１〔ｖ〕に入力を追跡することができるように設計されている。 入力レベルがいかに１〔ｖ〕以上になつても１〔ｖ〕出力は変化しない。 制限された後の３つの増幅回路の出力は３
段アナログ加算回路１４３Ａ、１４３Ｂ及び１４３Ｃによつて加算され、加算回路によつて合計された出力は一対のコンパレータ１４５及び１４７のうちのコンパレータ１４５の正端子並びにコンパレータ１４７の負端子に通過される。 加算回路段に示されているフイードバツクコンデンサ１５５は演算増幅回路を外部雑音に応動させないようにすることにより安定性を改善し、また正帰還を付加して応答の速度を僅かに減速させることにより、
オーバシユートを回避させる。

【００３３】疑似対数アナログステツプ加算回路（psue
do logarithmic analog step adder，ＰＬＡＳＡ）は入力電圧の各位の大きさをそれぞれ0.01〔ｖ〕から10
〔ｖ〕に換算し、これによりレンジ全体が次表に示すように３〔ｖ〕レンジに入るようにする。 換算はナノ秒のオーダで急速に生ずる。

【００３４】

【表１】

【００３５】精密電源に接続された可変抵抗１５１Ａ及び１５１Ｂは当該疑似対数アナログステツプ加算回路１
３３の出力と比較される２つの電圧を供給する。 抵抗１
５１Ａはコンパレータ１４５の負端子に接続され、疑似対数アナログステツプ加算回路１３３の出力はコンパレータ１４５の正端子に供給されて最小限の漏れ電流に比例する検出できる電圧を与え、この電圧は 300〔ＭΩ〕
の抵抗に関連している。 可変抵抗１５１Ｂは正端子に接続され、当該疑似対数アナログステツプ加算回路の出力はコンパレータ１４７の負端子に接続されて 500〔Ｋ
Ω〕の全抵抗と関連する最大限の漏れ電流に比例する検出できる電圧を供給する。 ２つのコンパレータ１４５、
１４７の出力は共通に接続され、プルアツプ抵抗１５３
を介して論理レベル電源に接続されている。 コンパレータ１４５、１４７の出力は、漏れ信号が「高」レベルの検出できる最小値及び最大値間の漏れ電流を示す検出ウインドウを与える。

【００３６】図６〜図８において、ランプが０及び５
〔％〕間であるとき「高」レベルになるコンパレータ１
１５及び１１７のランプ０〜５〔％〕信号は、インバータ１５７を介して５〔％〕ラツチ回路３５のクロツク入力端に接続され、５〔％〕ランプレベル信号をＤＩ／Ｄ
Ｏインタフエース２３に与える。 ５〔％〕ラツチ回路３
５はテストイネーブル信号ライン２５が「高」レベルになるとき、もはやリセツト状態に保持されない。 しかしながら５〔％〕ラツチ回路３５の

【００３７】

【外１】出力はまだ「高」レベルであり、これがラツチ回路３５のゲートに接続される。 ０〜５〔％〕ランプ信号が「低」レベルになると、ランプが５〔％〕以上になつていることを示す反転信号が５〔％〕ラツチ回路３５
のクロツク入力端に正の立上りを与え、これによりＱ出力を「高」レベルにし、ＤＩ／ＤＯインタフエース２３
に５〔％〕ランプラツチ信号を与える。 コンパレータ１
０７及び１０９のランプ10〜90〔％〕信号は、ランプ電圧が10〜90〔％〕間にあるとき「高」レベルになる。 当該ランプ10〜90〔％〕信号は16ビツトアツプカウンタ１
６１のゲートに接続され、この16ビツトアツプカウンタ１６１はそのクロツク入力ポートに接続されている64
〔ＭHz〕クロツク回路１６３によつてクロツクされている。 10〜90〔％〕信号はインバータ１６４において反転された後可変遅延タイマ回路１７３及び90〔％〕ラツチ回路３３のクロツク入力端に接続される。

【００３８】可変遅延タイマ回路１７３はランプの値が
10〔％〕から90〔％〕に進むのにかかる時間長に対応する遅延を与え、従つてランプ時間が長くなれば遅延時間も長くなる。 この遅延はＲＣ時定数によつて決定され、
このＲＣ時定数の特性は可変抵抗１６７及び１７１を調整することによつて変化させることができると共に、電圧が所望の値にランプされかつダイオード９９によつてしかもランプ回路における抵抗によつて生じたリアクタンス位相シフトが安定した後にクランプされた時、適正な遅延時間になるように調整される。 可変遅延タイマ回路１７３は、エミツタが接地されかつ増幅回路として動作するＮＰＮトランジスタ１７７のベースに接続された抵抗１７５を介して、反転10〜90〔％〕ランプ信号を受ける。 その増幅出力信号は接地に直列に接続されたコンデンサ１８１及び可変抵抗１７１に供給される。 定電圧源１８３は可変抵抗１６７を介してコンパレータ１８５
の正入力端に電圧を与える。 また定電圧源１８３は抵抗１８７を介してトランジスタ１７７のコレクタに接続されている。 トランジスタ１７７のコレクタは抵抗１９１
を介してＮＰＮトランジスタ１９３のベースに接続されている。 トランジスタ１９３のコレクタは抵抗１６７及び抵抗１８７間に接続されている。 ランプ信号が10〜90
〔％〕ランプ信号から到来しているとき、入力信号を可変遅延タイマ回路１７３によつて受ける。 コンパレータ１８５の反転入力は固定された非反転電圧以上の電圧値に増加する。 10〜90〔％〕ランプ信号を受ける時間長は、コンデンサ１８１の電荷量と、反転入力端の電圧が非反転端の電圧以下に降下するまでどのくらいの時間がかかるかとを決定し、これにより可変遅延タイマ回路１
７３はその出力端に正の立上りを与える結果になる。

【００３９】トランジスタ１９３のエミツタから分離された信号は、電圧コンパレータ１８５の負入力端に接続されると共に、抵抗１４５を介して接地されている。 電圧コンパレータの出力は遅延パルスを与える。 コンパレータ１１１及び１１３の10〜20〔％〕ランプレベル信号は15ビツトにビツトアツプされたカウンタ２００のゲート入力端に接続されている。 カウンタ２００は64〔ＭH
z〕クロツク回路１６３によつてクロツクされる。

【００４０】ランプ10〜90〔％〕信号が「低」レベルになると90〔％〕ラツチ回路３５のクロツク入力端はラツチ回路をゲート動作させる正の立上りを受け、これによりＱ出力を「高」レベルにし、１〔ms〕単安定シヨツトタイマ１９７及び10〔ms〕単安定シヨツトタイマ２０１
をクロツクする。 ＤＩ／ＤＯインタフエース２３からのドエル選択ライン２０３は10〔ms〕単安定シヨツトタイマ２０１のゲートに接続され、インバータ２０５を介して１〔ms〕単安定シヨツトタイマ１９７のゲートに接続されている。 90〔％〕ラツチ回路がセツト動作したときゲート入力を「高」レベルに保持することにより選択された単安定シヨツトタイマは、パルスをＯＲゲート５１
の１つの入力端に与えることにより予め選択されたＡＮ
Ｄゲート４５又は４７のいずれか一方をイネーブル状態に保持する。 また90〔％〕ラツチ回路のＱ出力は90
〔％〕ランプラツチ入力端を有するＤＩ／ＤＯインタフエース２３に接続され、さらに１〔μｓ〕のパルスを与える単安定シヨツトタイマ２０７に接続される。 １〔μ
ｓ〕のパルスは15ビツトレジスタ４３及び16ビツトレジスタ４１のクロツク入力端子に接続されている。 ＤＩ／
ＤＯインタフエース２３からのカウンタ選択信号ライン２０７は15ビツトレジスタ４３のゲートアウト制御入力端及びインバータ２１１に接続されている。 インバータ２１１の出力端は16ビツトレジスタ４１のゲートアウト制御入力端に接続されている。

【００４１】１〔μｓ〕の単安定シヨツトタイマ２０７
の出力端はインバータ２１３において反転され、漏れイネーブルラツチ回路２１５のクロツク入力端に接続されている。 反転テストイネーブル信号ライン２５は漏れイネーブルラツチ回路２１５のリセツトポートに接続されている。 ラツチ回路２１５の

【００４２】

【外１】出力はそのゲート入力端に接続されている。 テストイネーブル信号ライン２５の反転パルスの立下り区間は

【００４３】

【外１】出力を「低」レベルに変化させる正の立上りパルスを与える。 漏れイネーブルラツチ回路２１５の

【００４４】

【外１】出力は初期漏れラツチ回路２１７及びドエル漏れラツチ回路２２１のリセツト入力端に接続されている。 漏れイネーブルラツチ回路２１５の

【００４５】

【外１】出力が「低」レベルになるとき、ラツチ回路２
１７，２２１及び２２３はリセツト状態には保持されない。

【００４６】可変遅延タイマ回路１７３の出力パルスは初期漏れラツチ回路２１７のクロツク入力端及びドエル漏れラツチ回路２２１のゲート入力端に接続されている。 漏れ信号ラインが「高」レベルであるときの上限及び下限間の漏れを示す図２〜図５のコンパレータ１４５
及び１４７の漏れ信号ラインは初期漏れラツチ回路２１
７のゲート入力端及びドエル漏れラツチ回路２２１のクロツク入力端に接続されている。 可変遅延パルスが開始するときに検出された漏れは初期漏れラツチ回路２１７
によつて検出される。 可変遅延タイマ回路１７３のパルスが開始された後に生ずる漏れはドエル漏れラツチ回路２２１によつて検出される。 ドエル漏れラツチ回路２２
１及び初期漏れラツチ回路２１７のＱ出力はＯＲゲート２２５に結合され、ＯＲゲートの出力端は漏れ出力ラツチ回路２２３に接続されている。 ラツチ回路２２３の

【００４７】

【外１】出力はそのゲート入力端に接続されている。 ラツチ回路２１７又はラツチ回路２２１のいずれかのＱ出力が「高」レベルに遷移したことを検出すると、ラツチ回路２２３のＱ出力はまた「高」レベルになる。 ラツチ回路２２３のＱ出力は２入力ＡＮＤゲート２２７の一方の入力端に接続され、ＤＩ／ＤＯインタフエース２３のカウンタ選択ライン２０７はＡＮＤゲート２２７の他方の入力端に接続され、これにより漏れビツト及び15ビツトレジスタの内容を同時にパリテイ発生回路２３１に転送する。

【００４８】動作時、テストされる基板又はボードに関する情報はホストコンピータから図１のプログラマブルコントローラ２１に転送される。 この情報はテストが行われる電圧及び90〔％〕ランプ電圧レベルに到達した後の１〔ms〕又は10〔ms〕のいずれかのドエル時間を含む。 ランプ電圧及びドエル時間は、隣接する回路網間の間隔並びに誘電材料の厚さ及び長さを考慮しながら、テストされるボード又は基板によつて決められる。

【００４９】キヤパシタンスは、テストされる回路網が接地される間に、高電圧ランプモニタから被テストボードの一体に短絡された電圧及び接地面に一定の充電電流を与えることによつて測定される。 接地面又は電源面若しくは他の回路網への漏れがない容量性回路網は、当該回路網並びに接地面及び電圧面間のキヤパシタンスに比例する直線的な電圧の立上りを有する。 当該キヤパシタンスは、高電圧ランプモニタによつてプログラマブルコントーラ２１に与えられるランプ時間から決定され得る。 回路網が回路網短絡状態になると、予測したランプ時間測定結果以上となる。 回路網が回路網漏れ状態になると、漏れ出力ラツチ回路内の残留充電電流として検出される。 回路網が内部面短絡状態になると、充電電流を制限することによつて回路網上の電圧が増加しないことによつて検出される。 回路網が内部面漏れ状態になると、プログラマブルコントローラ２１によつて監視される漏れ出力ラツチ回路によつて検出される。 短絡及び断線の検出は測定された回路網のキヤパシタンスを公称回路網キヤパシタンスと比較することによつて実行される。 当該公称回路網キヤパシタンスはアートワークデザインデータ及び用いられた基本的な形状のキヤパシタンス係数に基づいて計算され得る。 キヤパシタンス係数は特定の技術について有限要素キヤパシタンスモジユールから得られる。 このデータは製造誤差のためにオフセツトになるが、このデータは整合している。 また公称回路網キヤパシタンスは１つ又は２つ以上の欠陥に基づくものであり、テストされるすべての部品番号に対する確率標本である。

【００５０】ボード又は基板のテストを開始する前に高電圧ランプモニタ５の校正をする必要がある。 高電圧ランプモニタ５の分布容量及びプローブと共にその環境に対するテスト下の製品の分布容量を補償するためには、
テストされるボード又は基板の誘電体面における零キヤパシタンスを測定する必要がある。 可動テストプローブ１５はテストされるボード又は基板の誘電面とコンタクトして配置される。 固定された電力プローブ７は互いに短絡した電源面及び接地面に接続されている。 テストの手順を図９のフローチヤートに示す。

【００５１】テストを開始するためには、プログラマブルコントローラ２１によつて開始信号を発生させ、信号プローブを接地し、高電圧ランプモニタ５をテストされるボード又は基板に接続し、ランプ電圧を５〔％〕以下にする必要がある。 このことはＡＮＤブロツク２４１においてチエツクされる。 高電圧ランプモニタ５からＤＩ
／ＤＯインタフエース２３を介してプログラマブルコントローラ２１に接続されているランプ０〜５〔％〕信号ラインは当該信号ラインが「高」レベルであることを調べるためにチエツクされ、ランプ０〜５〔％〕信号が「高」レベルであるときには、高電圧ランプモニタ内の電荷が放電したことを示す。 ＡＮＤブロツクに接続された４つの条件が「真」であるとき、ブロツク２４３において高電圧ランプモニタ５に送出されるテストイネーブル信号２５が生ずる。

【００５２】テスト中に１又は10〔ms〕ドエルが用いられるか否かに基づいてプログラマブルコントローラ２１
によつて２〔ms〕又は20〔ms〕のいずれかのブロツク２
４５において開始プログラムの中断が開始される。 当該プログラムの中断は当該テストが完了することができるほど十分長いものである。

【００５３】当該プログラムが中断する前にブロツク２
４３においてテストイネーブル信号２５、ランプ電圧選択信号及びドエル選択信号がプログラマブルコントローラ２１から高電圧ランプモニタ５に送られ、選択された定電流源はプローブによつて接地される回路網をチヤージアツプする定電流を与える。 ランプ電圧が５〔％〕に到達すると、５〔％〕ランプラツチ回路３５をセツトし、５〔％〕ランプレベル信号及び５〔％〕ラツチ回路３５を「高」レベルに遷移し、これらラインをＤＩ／Ｄ
Ｏインタフエース２３を介してプログラマブルコントローラ２１に接続する。 ５〔％〕ランプレベル信号は当該ランプ電圧が現在の時間において５〔％〕以上か以下かを示す。 この５〔％〕ランプラツチ回路３５は、このラツチ回路が最後にリセツトされた時間以降にランプ電圧が５〔％〕に到達したか否かを示す。 プログラマブルコントローラ２１は、プログラムの中断が完了した後に、
判定ブロツク２４７の５〔％〕ラツチ回路３５がセツトされることをチエツクする。

【００５４】５〔％〕ラツチ回路３５がセツトされたとき、ランプ10〜20〔％〕コンパレータ対１１１、１１３
は、当該ランプ電圧が10〔％〕に到達したとき、15ビツトカウンタ２００を始動させ、かつ当該ランプが20
〔％〕に到達したとき15ビツトカウンタ２００を停止させる。 ランプ10〜90〔％〕コンパレータ対１０７、１０
９はランプが10〔％〕に到達したとき16ビツトカウンタ１６１を始動させ、ランプが90〔％〕に到達したとき16
ビツトカウンタ１６１を停止させる。 ランプ電圧が90
〔％〕に到達すると、予め選択された１又は10〔ms〕ドエルが開始され、可変遅延回路１７３は10〜90〔％〕電圧ランプが生ずるのに要する時間に基づいた遅延を与える。 この可変遅延は遅延したパルスが開始される前にリアクタンス位相シフトを十分に整定することができる。
テスト中の回路のＲＣ成分のために当該ランプの終端部におけるリアクタンス整定電流３２１の効果を図１２に示す。 時間Ｔ１及び時間Ｔ２はそれぞれ10〜20〔％〕及び10〜90〔％〕電圧ランプが生ずる時間である。 初期漏れラツチ回路２１７は可変遅延タイマ回路１７３が最初に高出力を与えるときに漏れがあるか否かを決定する。
ドエル漏れラツチ回路２２１は可変遅延タイマ回路１７
３が「高」レベルの出力を与えた後かつカウンタ２００
を読み取る前の漏れを検出する。 漏れを検出した場合、
モニタのＲＣ時間定数を介して15ビツトラツチ回路４３
からのカウントを含んで漏れビツトをセツトする。

【００５５】ブロツク２４６において当該プログラムの中断が完了すると、５〔％〕ラツチ回路３５は、これがセツトされたか否かを調べるために判定ブロツク２４７
においてチエツクされる。 ５〔％〕ラツチ回路３５がセツトされない場合、充電チエツクメツセージがブロツク２５１に記憶され、ブロツク２５３において当該テストが中断されてテストイネーブル信号ライン２５はブロツク２５５において低下する。 判定ブロツク２５７において決定したように90〔％〕ラツチ回路がセツトされなかつた場合、ブロツク２６１において当該テストを中断する。 90〔％〕ラツチ回路３３がセツトされる場合、判定ブロツク２６３においてプログラマブルコントローラ２
１は０〜５〔％〕ランプレベル信号ラインをチエツクしてランプ電圧が５〔％〕以下に降下したか否かを調べる。 ランプ電圧が５〔％〕以下に降下した場合、０〜５
〔％〕ランプレベル信号ラインは「高」レベルである。
この信号ラインが「低」レベルであるとき電圧は回路のＲＣ時間定数を介して放電されず、ブロツク２６５において放電チエツク誤差メツセージをプログラマブルコントローラ２１によつて記録する。 電圧が５〔％〕以下に降下したとき、ブロツク２６７において10〜20〔％〕カウンタを読み取る。 次に判定ブロツク２７１において漏れビツトをチエツクする。 漏れビツトが「低」レベルである場合、漏れは示されず、ブロツク２７５において10
〜90〔％〕カウンタは保存すべきゼロカウントを測定する。 ブロツク２５５においてテストイネーブル信号ライン２５は低下する。 当該テストを５回繰り返してその結果を平均化するとにより、ゼロカウント測定精度を改善する。

【００５６】図１のテストブロツク１７を図１０に体系的に詳細に示し、このテストブロツク１７を用いてキヤパシタンスを決定する際に用いられる低い換算係数及び高い換算係数を決定し、かつ診断目的のために抵抗性短絡及び漏れパスをシユミレートする。 テストブロツクは可動信号プローブ１５によつてコンタクトすることができる７つのタツチパツド２６６、２６７、２６８、２６
９、２７０、２７１及び２７２を有する。 当該回路のタツチパツド２６６は固定された電源プローブ７に接続されている。 100〔ｐＦ〕のように予想値のうち最高値に近いコンデンサ２７７がタツチパツド２６７及びタツチパツド２６６間に接続されている。 ５〔ｐＦ〕のように予想値のうち最低値に近いコンデンサ２８１がタツチパツド２７０及びタツチパツド２６６間に接続されている。 コンデンサ２７７と直列の３〔ＭΩ〕の抵抗値を有する抵抗２８３は、タツチパツド２６８及びタツチパツド２６６間に接続されている。 コンデンサ２８１と直列の３〔ＭΩ〕の抵抗値を有する抵抗２８５は、タツチパツド２６９及びタツチパツド２６６間に接続されている。 タツチパツド２７１及びタツチパツド２６６間には、コンデンサ２８１、抵抗２８５及び 297〔ＭΩ〕のような大きな抵抗値をもつ抵抗が直列に結合されている。 200〔ＫΩ〕のような小抵抗値を有する抵抗２８９
はタツチパツド２７２及びタツチパツド２６６間に直列に接続されている。

【００５７】低い換算係数を決定するために、可動プローブのうちの１つをタツチパツド２７０とコンタクトして配置する。 上述のように図９に示すフローチヤートのステツプは保存された10〜90〔％〕を読み取り、予め決められたゼロカウントが減算され、コンデンサ２８１の値５〔ｐＦ〕がその結果生じたカウントによつて分割される。 この結果はカウントごとにｐＦで表される。 当該テストは何回も、例えば５回実行され、その結果を保存する。

【００５８】高い換算係数を決定するために、可動プローブの１つをタツチパツド２６７とコンタクトして配置する。 図９に示すフローチヤートにおけるステツプが再度実行される。 10〜90〔％〕カウンタのカウントを記憶してここからゼロカウントが減算される。 コンデンサ２
７７の値 100〔ｐＦ〕はその結果生じたカウントによつて分割され、この結果を保存する。 何回か、例えば５回の読取り後に大小のコンデンサについてカウントごとにｐＦの平均値を得て換算係数として保存する。 測定されるコンデンサと並列に接続されるコンデンサ１００を使用することにより、発生したランプは測定されるコンデンサの異なる値に対して一段と直線的に追跡することができ、これにより単一の換算係数を用いることができる。 コンデンサ１００の値は回路内の電界効果トランジスタ、電圧調整回路及びクランプと共に他のリアクタンス構成部分によつて示される可変キヤパシタンス効果をマスクするために選ばれる。 コンデンサ１００をもたない回路のキヤパシシタンスは約40〔ｐＦ〕で電圧及び温度により変化する。 100〔ｐＦ〕の値を有し、電圧及び温度ではほとんど変化しないコンデンサ１００のもつ安定効果により、ランプ長はコンデンサ１００と並列に配置され測定されるキヤパシタンスの値により直線的に−
５〔％〕又は＋５〔％〕だけ変化する。 コンデンサ１０
０は時間及び温度変化に関係なく高度に安定するように選択される。 例えばＰＦＥＴフイルムコンデンサを用いることができる。

【００５９】一度校正を実行すると、集積化されてないボード又は基板上の回路網のキヤパシタンスをテストすることができる。 図１１のフローチヤートはプログラマブルコントローラ２１及び高電圧ランプモニタ５間の相互作用を示す。 ホストコンピユータはテストされる基板又はボードに電圧選択信号及びドエル選択信号を与える。 可変プローブ１５の位置はロボツト型処理機によつてセツトされる。 １つ又は２つのプローブを用いることができる。 テストを開始するためにテスト開始信号をプログラマブルコントローラ２１、接地された信号プローブ、テストされるボードすなわち基板に接続された高電圧ランプモニタ５及び５〔％〕以下のランプ電圧によつて生じさせる必要がある。 このことはＡＮＤブロツク２
８１においてチエツクされる。 ＡＮＤブロツクに接続される４つの条件が「真」であるとき、ブロツク２８３において高電圧ランプモニタ５に送出されるテストイネーブル信号２５が発生する。

【００６０】テスト中に１又は10〔ms〕ドエルが用いられるか否かに基づいてプログラマブルコントローラ２１
によつて２〔ms〕又は20〔ms〕のいずれかのブロツク２
８５において開始プログラムの中断が開始される。 当該プログラムの中断はテストが完了することができるほど十分長い。 １つの可動プローブを用いた場合、この可動プローブをチエツクされる回路網の一端に配置してこの端を接地する。 回路網内の断線をチエツクするときに単一のプローブを用いる。 ２つのプローブを用いたとき、
この２つのプローブは他の回路網への短絡若しくは電源面又は接地面への短絡についてチエツクされる回路網の両端を接地する。

【００６１】プログラムの中断中、ブロツク２８３においてテストイネーブル信号、ランプ電圧選択信号及びドエル選択信号がプログラマブルコントローラ２１から高電圧ランプモニタ５に送られる。 選択された定電流源はプローブ１５によつて接地される回路網をチヤージアツプする定電流を与える。 ランプ電圧が５〔％〕に到達すると、５〔％〕ランプラツチ回路をセツトし、５〔％〕
ランプレベル信号及び５〔％〕ランプラツチ回路を「高」レベルに遷移し、これらラインをＤＩ／ＤＯインタフエース２３を介してプログラマブルコントローラ２
１に接続する。 この５〔％〕ランプレベル信号はランプ電圧が現在５〔％〕以上か又は以下かを示す。 この５
〔％〕ランプラツチ回路は、このラツチ回路が最後にリセツトされた時間以降にランプ電圧が５〔％〕に到達したか否かを示す。 プログラマブルコントローラ２１は、
プログラムの中断が完了した後に、ブロツク２８７の５
〔％〕ラツチ回路がセツトされることをチエツクする。

【００６２】５〔％〕ラツチ回路がセツトされたとき、
ランプ10〜20〔％〕コンパレータ対１１１及び１１３の出力は、ランプ電圧が10〔％〕に到達したとき、15ビツトカウンタ２００を始動させ、かつランプ電圧が20
〔％〕に到達したときカウンタ２００を停止させる。 10
〜90〔％〕コンパレータ対１０７及び１０９はランプ電圧が10〔％〕に到達したとき16ビツトカウンタ１６１を始動し、ランプが90〔％〕に到達したときカウンタ１６
１を停止させる。 ランプ電圧が90〔％〕に到達すると予め選択された１又は10〔ms〕ドエルが開始され、可変遅延タイマ回路１７３は10〜90〔％〕電圧ランプが生ずるのに要する時間に基づいた遅延を与える。 この可変遅延は遅延されたパルスが開始される前にランプオーバーシユート及びリンギングを十分に整定することができる。
遅延されたパルスは少なくとも10〔ms〕ドエルが単安定シヨツトタイマ２０１によつて与えられるまで継続する。 初期漏れラツチ回路２１７は、可変遅延タイマ回路１７３が最初に「高」レベルの出力を与えるときに漏れがあるか否かを確認する。 ドエル漏れラツチ回路２２１
は可変遅延回路１７３が「高」レベルの出力を与えた後に、かつカウンタ２００を読み取る前に漏れを検出する。 漏れを検出した場合、モニタのＲＣ時間定数を介して15ビツトラツチ回路４３からのカウントを含んで漏れビツトをセツトする。 上述のことは、電流及び電圧の双方を示し、かつテスト中の回路内のリアクタンス素子を考慮するオシロスコープデイスプレイ上で何を検査するかの観点から記述される。

【００６３】ブロツク２８６においてプログラムの中断が完了すると、判定ブロツク２８７において５〔％〕ラツチ回路３５はこれがセツトされたか否かを調べる。 ５
〔％〕ラツチ回路３５がセツトされなかつた場合、ブロツク２９１において充電チエツクメツセージが記憶され、ブロツク２９３においてテストが中断し、ブロツク２９５においてテストイネーブル信号ライン２５が低下する。 ブロツク２９７において90〔％〕ラツチ回路３３
がチエツクされる。 90〔％〕ラツチ回路３３がセツトされない場合、ブロツク３０３において電源面短絡誤差又は接地面短絡誤差としてこの状況が記録され、ブロツク２９５においてテストイネーブル信号ライン２５が低下する。 90〔％〕ラツチ回路３３がセツトされるとき、ブロツク３０５において０〜５〔％〕電圧レベルを再度チエツクしてもはや適用されないランプ電圧が５〔％〕以下に放電されたか否かを判定する。 高電圧ランプモニタ５のＲＣ時間定数が、２〔ms〕又は20〔ms〕の中断が終了する前にランプ電圧を放電しなかつたとき、ブロツク３０７において放電誤差の中断が記録される。 ブロツク２９５において当該テストを中断してテストイネーブル信号ライン２５を低下させる。 判定ブロツク３０５において決定されたように電圧を５〔％〕以下に降下させた場合、ブロツク３０８において電流選択信号を「高」レベルにセツトして漏れビツトをもつ10〜20〔％〕カウンタ信号がデータバスを介してプログラマブルコントローラ２１に送られる。 判定ブロツク３０９において漏れビツトを検査する。 漏れビツトがセツトされると、ブロツク３１１において漏れ誤差を記録してブロツク２９５においてテストイネーブル信号ライン２５を低下させる。
漏れ誤差は、回路網間の抵抗通路のために回路網が故障を生じたときに生じ得る。 漏れビツトがセツトされない場合、ブロツク３１３において10〜90〔％〕カウンタを読み取り、ブロツク２９５においてテストイネーブル信号ライン２５を低下させる。 ブロツク３１７においてキヤパシタンスは、10〜90〔％〕カウンタからゼロカウントを引いて換算係数を乗ずることによつて決定される。
セツトされる漏れのために抵抗値が大きいことを明らかにすることができる。 抵抗値が小さいとき、測定されたキヤパシタンスが予想値以上の大きさの場合この故障状態を決定することができる。

【００６４】回路網が断線状態にあることを明らかにするために、１つの可動プローブをチエツクされる回路網の一端に配置して測定する。 その後可動プローブを他の端に配置して再度測定する。 その結果生じたキヤパシタンスの測定値を予想したキヤパシタンスの値と比較する。 当該回路網は測定されたキヤパシタンスの値が予想値以下であるとき断線であると判断する。

【００６５】上述のことは、耐電圧試験を提供すると共にキヤパシタンスを測定し、回路網間の高抵抗漏れパスを検出するキヤパシタンス及び漏れ試験装置について述べて来た。

【００６６】上述の通り本発明をその最適な実施例に基づいて特定的に図示、説明したが、本発明の精神及び範囲から脱することなく形式及び詳細構成の双方について種々の変更を加えてもよい。

【００６７】

【発明の効果】上述のように本発明によれば、一定の充電電流を流して公称回路網キヤパシタンスを測定された回路網のキヤパシタンスと比較することによつて、短絡及び断線を簡易かつ確実に検出できる。

【図面の簡単な説明】

【図１】図１はキヤパシタンスを測定し、かつ集積化されてないボード又は基板上の漏れを検出する高電圧ランプモニタを含むシステムを示すブロツク図である。

【図２】図２は高電圧ランプモニタの第１のアナログ回路部を示す回路図である。

【図３】図３は高電圧ランプモニタの第２のアナログ回路部を示す回路図である。

【図４】図４は高電圧ランプモニタの第３のアナログ回路部を示す回路図である。

【図５】図５は図２、図３及び図４の接続配置関係を示す略線図である。

【図６】図６は高電圧ランプモニタの第１のデイジタル回路部を示す回路図である。

【図７】図７は高電圧ランプモニタの第２のデイジタル回路部を示す回路図である。

【図８】図８は図６及び図７の接続配置関係を示す略線図である。

【図９】図９は高電圧ランプモニタを校正する際に用いられる処理ステツプを示すフローチヤートである。

【図１０】図１０は図１に示すテストブロツクの詳細を示す略線図である。

【図１１】図１１は検査される回路網内のキヤパシタンス及び漏れを判定する際に用いられるステツプを示すフローチヤートである。

【図１２】図１２はオシロスコープの直接電圧デイスプレイ上には見られないランプ終端部にあるＲＣ整定位相シフトを示す時間機能としてのランプ電圧を示すグラフである。

【符号の説明】

5 ……高電圧ランプモニタ、７……固定プローブ、９…
…接地面、１１……多層装置、１３……回路網、１５…
…可動プローブ、１７……テストブロツク、２１……プログラマブルコントローラ、２３……ＤＩ／ＤＯインタフエース、２５……テストイネーブル信号ライン、２７
……テストイネーブルラツチ回路、３１、５３、１６
４、２０５、２１１……インバータ、３３……90〔％〕
ラツチ回路、３５……５〔％〕ラツチ回路、４１……16
ビツトレジスタ、４３……15ビツトレジスタ、４５、４
７、２２７……ＡＮＤゲート、５１、２２５……ＯＲゲート、５２……ランプ電圧選択ライン、５５…… 500
〔ｖ〕ゲート信号ライン、５７…… 250〔ｖ〕ゲート信号ライン、６１…… 500〔ｖ〕ランプ発生回路、６３…
… 250〔ｖ〕ランプ発生回路、６４……電圧調整回路、
６５、７５……ＬＥＤ／フオトトランジスタ、６７、７
５、１１２、１１４……演算増幅回路、７１、７７……
ＦＥＴ、７２、８１……検出用抵抗、８３〜８６、９
３、９５、９７、１４５、１９１……抵抗、８７……バイアス回路、９１……遅延スイツチ、９９……クランプダイオード、１００、１８１……コンデンサ、１０１…
…漏れ検出用抵抗、１０３、１２３……ランプ電圧コンプレツサ、１０４……ランプ電圧コンパレータ、１０５
……漏れコンパレータ、１０６……電圧デバイダ、１０
７、１０９、１１１、１１３、１１５、１１７、１８５
……コンパレータ、１２１、１５３……プルアツプ抵抗、１２２Ａ〜１２２Ｄ、１５１Ａ、１５１Ｂ、１６
７、１７１……可変抵抗、１２４、１２５……フイードバツク抵抗、１２７……差動増幅回路、１２８……差動増幅回路部、１３１……非反転増幅回路、１３３……疑似対数アナログステツプ加算回路、１３５、１３７、１
４１……増幅回路、１４３Ａ、１４３Ｂ、１４３Ｃ……
アナログ加算回路、１５５……フイードバツクコンデンサ、１６１……16ビツトカウンタ、１６３……64〔ＭＨ
ｚ〕クロツク回路、１７３……可変遅延タイマ回路、１
７７、１９３……ＮＰＮトランジスタ、１８３……定電圧源、１９７、２０１、２０７、２１３……単安定シヨツトタイマ、２００……15ビツトカウンタ、２０３……
ドエル選択ライン、２１５……漏れイネーブルラツチ回路、２１７……初期漏れラツチ回路、２２１……ドエル漏れラツチ回路、２２３……ドエル漏れ出力ラツチ回路、２３１……パリテイ発生回路、２６６〜２７２……
タツチパツド。

【外字１】

フロントページの続き (72)発明者 フロイド・ウイリアム・オルセン アメリカ合衆国、ペンシルバニア州18810 −1821、アゼンス、メイン・ストリート、 エヌ． 607番地 (72)発明者 エドワード・ジエイ・タシロ アメリカ合衆国、ニユーヨーク州、ニユー アーク・バレイ、カマーレイン・ロード60 番地、アールデイー・ボツクス４号