包括具有TSV的存储器叠层的半导体模块
阅读：1028发布：2020-05-13
专利汇可以提供包括具有TSV的存储器叠层的半导体模块专利检索，专利查询，专利分析的服务。并且本 申请 提供一种包括具有TSV的 存储器 叠层的半导 体模 块 。一种 半导体 模块，包括：模块板、在模块板上的中介层以及并排设置在中介层上的处理器件和存储器叠层，其中，存储器叠层包括基底裸片和在基底裸片上的存储器裸片，其中，所述存储器裸片包括外存储体区、中央TSV区、第一内存储体区和第二内存储体区以及第一非中央TSV区，其中，中央TSV区设置在外存储体区与第二内存储体区之间，而第一非中央TSV区设置在第一内存储体区与第二内存储体区之间。，下面是包括具有TSV的存储器叠层的半导体模块专利的具体信息内容。
1.一种半导体模块，包括：
处理器件和存储器叠层，所述处理器件和存储器叠层可操作地彼此耦接并且耦接到基板，
其中，所述存储器叠层包括基底裸片和在所述基底裸片上的存储器裸片，其中，所述存储器裸片包括外存储体区、中央TSV区、第一内存储体区和第二内存储体区以及第一非中央TSV区，以及
其中，所述中央TSV区设置在所述外存储体区与所述第二内存储体区之间，而所述第一非中央TSV区设置在所述第一内存储体区与所述第二内存储体区之间。
2.如权利要求1所述的半导体模块，其中：
所述第一内存储体区设置成与所述存储器裸片的一侧相邻，
所述第二内存储体区设置成与所述中央TSV区相邻。
3.如权利要求1所述的半导体模块，其中：
所述存储器裸片还包括第二非中央TSV区和第三内存储体区，所述第二非中央TSV区和所述第三内存储体区设置在所述第二内存储体区与所述第一非中央TSV区之间，所述第二非中央TSV区设置成与所述第二内存储体区相邻，而所述第三内存储体区设置成与所述第一非中央TSV区相邻。
4.如权利要求3所述的半导体模块，其中，从所述处理器件到所述第一非中央TSV区的电路径比从所述处理器件到所述第二非中央TSV区的电路径短。
5.如权利要求1所述的半导体模块，其中，从所述处理器件到所述中央TSV区的电路径比从所述处理器件到所述第一非中央TSV区的电路径长。
6.如权利要求1所述的半导体模块，其中，所述中央TSV区与所述外存储体区相邻，而所述外存储体区与所述存储器裸片的一侧相邻。
7.如权利要求1所述的半导体模块，其中，所述基板包括模块板和中介层，并且其中所述处理器件和所述存储器叠层并排地位于所述中介层上。
8.如权利要求1所述的半导体模块，其中，所述基底裸片包括：
电路占用区；
中央TSV占用区；
第一PHY占用区和第二PHY占用区；以及
第一非中央TSV占用区，
其中，所述中央TSV占用区设置在所述电路占用区与所述第二PHY占用区之间，而所述第一非中央TSV占用区设置在所述第一PHY占用区与所述第二PHY占用区之间。
9.如权利要求8所述的半导体模块，
其中，所述存储器叠层包括垂直穿通所述存储器裸片的中央TSV和第一非中央TSV，其中：
所述中央TSV占用区、所述中央TSV区和所述中央TSV彼此垂直重叠，以及所述第一非中央TSV占用区、所述第一非中央TSV区和所述第一非中央TSV彼此垂直重叠。
10.一种半导体模块，包括：
处理器件和存储器叠层，所述处理器件和所述存储器叠层可操作地彼此耦接，其中，所述存储器叠层包括：
多个存储器裸片，其层叠在基底裸片上；以及
多个TSV，其穿透所述多个存储器裸片，
其中，所述基底裸片包括电路占用区、中央TSV占用区、非中央TSV占用区和PHY占用区，其中，从所述处理器件到所述电路占用区的第一距离比从所述处理器件到所述中央TSV占用区的第二距离长，
从所述处理器件到所述非中央TSV占用区的第三距离比所述第二距离短，以及从所述处理器件到所述PHY占用区的第四距离比所述第二距离短但比所述第三距离大。
11.如权利要求10所述的半导体模块，其中，所述多个存储器裸片中的每个存储器裸片包括：
中央TSV区，其与所述中央TSV占用区垂直重叠；以及
非中央TSV区，其与所述非中央TSV占用区垂直重叠。
12.如权利要求11所述的半导体模块，其中，所述多个存储器裸片中的每个存储器裸片还包括：
外存储体区，所述外存储体区包括与所述电路占用区垂直重叠的外存储体；以及内存储体区，所述内存储体区包括与所述PHY占用区垂直重叠的内存储体。
13.如权利要求12所述的半导体模块，其中，所述存储器叠层包括设置在所述中央TSV区中的中央TSV和设置在所述非中央TSV区中的非中央TSV，
其中，所述中央TSV和所述非中央TSV垂直穿透所述基底裸片和所述存储器裸片。
14.如权利要求13所述的半导体模块，其中，从所述处理器件经由所述中央TSV电耦接到所述外存储体的第一电路径比从所述处理器件经由所述非中央TSV电耦接到所述内存储体的第二电路径长。
15.如权利要求10所述的半导体模块，还包括：模块板和中介层，
其中，所述处理器件和所述存储器叠层并排位于所述中介层上，
其中，所述中介层包括：处理器安装区，所述处理器件安装在所述处理器安装区中；以及存储器叠层安装区，所述存储器叠层安装在所述存储器叠层安装区中，以及其中，所述存储器叠层安装区包括：向内存储器球栅阵列和向外存储器球栅阵列，并且从所述处理器安装区到所述向内存储器球栅阵列的距离比从所述处理器安装区到所述向外存储器球栅阵列的距离大。
16.如权利要求15所述的半导体模块，其中，所述向内存储器球栅阵列与所述PHY占用区垂直重叠，并且所述向外存储器球栅阵列与所述电路占用区垂直重叠。
17.一种半导体模块，包括：
处理器件和存储器叠层，所述处理器件和所述存储器叠层可操作地彼此耦接，其中，所述存储器叠层包括基底裸片、层叠在所述基底裸片上的存储器裸片以及垂直穿透所述存储器裸片的中央TSV和非中央TSV，
其中，所述存储器裸片中的至少一个存储器裸片包括外存储体和内存储体，并且从所述处理器件经由所述中央TSV电耦接到所述外存储体的第一电路径比从所述处理器件经由所述非中央TSV电耦接到所述内存储体的第二电路径长。
18.如权利要求17所述的半导体模块，
其中，所述中央TSV设置在所述外存储体与所述内存储体之间，
其中，所述内存储体设置在所述中央TSV与所述非中央TSV之间。
19.如权利要求18所述的半导体模块，
其中，所述中央TSV设置成与平分所述存储器裸片的虚拟中心线相邻，以及所述非中央TSV与所述虚拟中心线间隔开，以便设置成相对地靠近所述处理器件。
20.如权利要求18所述的半导体模块，其中，所述内存储体包括设置在所述非中央TSV与所述处理器件之间的第一内存储体以及设置在所述中央TSV与所述非中央TSV之间的第二内存储体。
21.如权利要求20所述的半导体模块，其中，从所述处理器件经由所述非中央TSV耦接到所述第一内存储体的电路径比从所述处理器件经由所述非中央TSV耦接到所述第二内存储体的电路径短。
22.如权利要求21所述的半导体模块，其中，从所述处理器件经由所述非中央TSV耦接到所述第一内存储体的电路径与从所述处理器件经由所述中央TSV耦接到所述第二内存储体的电路径具有相同的距离。
23.一种半导体模块，包括：
存储器叠层，所述存储器叠层包括基底裸片、层叠在所述基底裸片上的多个存储器裸片、穿透所述存储器裸片的至少一个中央TSV和至少一个非中央TSV，
其中，所述多个存储器裸片中的每个存储器裸片包括外存储体和至少一个内存储体，以及
处理器件，所述处理器件可操作地耦接到所述存储器叠层，使得所述处理器件经由第一电路径耦接到所述外存储体以及经由第二电路径耦接到所述至少一个内存储体，其中，所述第一电路径包括所述至少一个中央TSV，以及
其中，所述第二电路径包括所述至少一个非中央TSV。
24.如权利要求23所述的半导体模块，
其中，所述第一电路径比所述第二电路径短。
25.如权利要求23所述的半导体模块，
其中，所述第一电路径用于处理具有共同特征的第一组数据，而所述第二电路径用于所有其他数据。
26.如权利要求23所述的半导体模块，
其中，所述至少一个中央TSV设置在所述外存储体与所述内存储体之间，以及其中，所述内存储体设置在所述至少一个中央TSV与所述至少一个非中央TSV之间。
27.如权利要求23所述的半导体模块，
其中，所述中央TSV设置成与平分所述存储器裸片的虚拟中心线相邻，以及所述非中央TSV与所述虚拟中心线间隔开，以便设置得相比于所述中央TSV更靠近所述处理器件。
包括具有TSV的存储器叠层的半导体模块
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 开发具有用于下一代高性能计算机的高带宽的半导体模块越来越受到关注。通常，所提出的半导体模块包括主机处理器件和多个层叠的存储器件(即，存储器叠层)。存储器叠层可以使用TSV来与处理器件通信。通常，TSV可以布置在公共区中，并且不能区分频繁访问的数据和不频繁访问的数据。结果，存储器叠层的效率通常很低。发明内容
[0005] 本发明的示例性实施例针对半导体存储器件、存储器叠层和半导体模块，它们呈现出改进的效率和性能。
[0006] 本发明的示例性实施例针对半导体存储器件、存储器叠层和半导体模块，它们具有用于频繁访问的数据的短数据路径，使得频繁访问的数据可以被储存在相对近的存储体中。
[0007] 本发明的示例性实施例针对半导体存储器件、存储器叠层和半导体模块，它们具有相对长的数据路径和相对短的数据路径。
[0008] 应注意的是，本发明不限于所描述的示例性实施例，并且本领域技术人员从以下描述中可以清楚地理解所描述的示例性实施例的其他实施例或变型。
[0009] 根据本公开的一个实施例，所述半导体模块包括模块板和在模块板上的中介层。半导体模块还包括在中介层上并排设置的处理器件和存储器叠层。存储器叠层包括基底裸片和在基底裸片上的存储器裸片，其中，存储器裸片包括外存储体区、中央TSV区、第一内存储体区和第二内存储体区以及第一非中央TSV区。中央TSV区设置在外存储体区与第二内存储体区之间，而第一非中央TSV区设置在第一内存储体区与第二内存储体区之间。
[0010] 第一内存储体区可以设置成与存储器裸片的一侧相邻，而第二内存储体区可以设置成与中央TSV区相邻。
[0011] 存储器裸片还可以包括第二非中央TSV区和第三内存储体区，所述第二非中央TSV区和第三内存储体区设置在第二内存储体区与第一非中央TSV区之间，并且第二非中央TSV区可以设置成与第二内存储体区相邻，而第三内存储体区可以设置成与第一非中央TSV区相邻。
[0012] 从处理器件到第一非中央TSV区的电路径可以比从处理器件到第二非中央TSV区的电路径短。
[0013] 从处理器件到中央TSV区的电路径可以比从处理器件到第一非中央TSV区的电路径长。
[0014] 基底裸片可以包括电路占用区、中央TSV占用区、第一PHY占用区和第二PHY占用区以及第一非中央TSV占用区，其中，中央TSV占用区设置在电路占用区与第二PHY占用区之间，而第一非中央TSV占用区设置在第一PHY占用区与第二PHY占用区之间。
[0015] 存储器叠层可以包括垂直穿透存储器裸片的中央TSV、第一非中央TSV和第二非中央TSV，其中，中央TSV占用区、中央TSV区和中央TSV彼此垂直重叠，以及第一非中央TSV占用区、第一非中央TSV区和第一非中央TSV彼此垂直重叠。
[0016] 根据本公开的另一实施例，半导体模块包括模块板、在模块板上的中介层。处理器件和存储器叠层并排地安装在中介层上。存储器叠层包括层叠在基底裸片上的多个存储器裸片以及穿透存储器裸片的多个TSV，其中，基底裸片包括电路占用区、中央TSV占用区、非中央TSV占用区和PHY占用区。从处理器件到电路占用区的第一距离比从处理器件到中央TSV占用区的第二距离大。从处理器件到非中央TSV占用区的第三距离小于第二距离。从处理器件到PHY占用区的第四距离小于第二距离但大于第三距离。
[0017] 每个存储器裸片可以包括：与中央TSV占用区垂直重叠的中央TSV区，以及与非中央TSV占用区垂直重叠的非中央TSV区。
[0018] 每个存储器裸片还可以包括：外存储体区，所述外存储体区包括与电路占用区垂直重叠的外存储体；以及内存储体区，所述内存储体区包括与PHY占用区垂直重叠的内存储体。
[0019] 存储器叠层可以包括设置在中央TSV区中的中央TSV和设置在非中央TSV区中的非中央TSV，并且，中央TSV和非中央TSV可以垂直地穿透基底裸片和存储器裸片。
[0020] 从处理器件经由中央TSV电耦接到外存储体的第一电路径可以比从处理器件经由非中央TSV电耦接到内存储体的第二电路径长。
[0021] 中介层可以包括处理器安装区和存储器叠层安装区，在处理器安装区中安装有处理器件，在存储器叠层安装区安装有存储器叠层，并且存储器叠层安装区可以包括向内存储器球栅阵列和向外存储器球栅阵列，并且从处理器安装区到向内存储器球栅阵列的距离可以比从处理器安装区到向外存储器球栅阵列的距离大。
[0022] 向内存储器球栅阵列可以与PHY占用区垂直重叠，并且向外存储器球栅阵列可以与电路占用区垂直重叠。
[0023] 根据本公开的另一个实施例，半导体模块包括模块板和在模块板上的中介层。处理器件和存储器叠层并排设置在中介层上。存储器叠层包括基底裸片、层叠在基底裸片上的存储器裸片以及垂直穿透存储器裸片的中央TSV和非中央TSV。至少一个存储器裸片包括外存储体和内存储体，并且从处理器件经由中央TSV电耦接到外存储体的第一电路径比从处理器件经由非中央TSV电耦接到内存储体的第二电路径长。
[0024] 中央TSV可以设置在外存储体与内存储体之间，并且内存储体可以设置在中央TSV与非中央TSV之间。
[0025] 中央TSV可以设置成与平分存储器裸片的虚拟中心线相邻，而非中央TSV可以与虚拟中心线间隔开，以便设置成相对靠近处理器件。
[0026] 内存储体可以包括：设置在非中央TSV与处理器件之间的第一内存储体，以及设置在中央TSV与非中央TSV之间的第二内存储体。
[0027] 从处理器件经由非中央TSV耦接到第一内存储体的电路径可以比从处理器件经由非中央TSV耦接到第二内存储体的电路径短。
[0028] 从处理器件经由非中央TSV耦接到第一内存储体的电路径可以与从处理器件经由非中央TSV耦接到第二内存储体的电路径具有相同的距离。
附图说明
[0030] 图1是根据本公开的一个实施例的半导体模块的示意性图示的立体图。
[0031] 图2是根据本公开的一个实施例的半导体模块的示意性图示的纵向截面图。
[0032] 图3是根据本公开的一个实施例的中介层(interposer)的顶表面的示意性图示的俯视图。
[0033] 图4是根据本公开的一个实施例的基底裸片(base die)的示意性图示的仰视图。
[0034] 图5是根据本公开的一个实施例的基底裸片的示意性图示的俯视图。
[0035] 图6A和图6B是根据本公开的一个实施例的存储器裸片的内部块布局。
[0036] 图7是根据本公开的一个实施例的半导体模块的示意性图示的纵向截面图。
[0037] 图8是根据本公开的一个实施例的基底裸片的示意性图示的俯视图。
[0038] 图9A和图9B是图7中所示的存储器裸片的内部块布局。
[0039] 图10是根据本公开的一个实施例的半导体模块的示意性图示的纵向截面图。
[0040] 图11是根据本公开的一个实施例的基底裸片的示意性图示的俯视图。
[0041] 图12A和图12B是图10中所示的存储器裸片的内部块布局。
具体实施方式
[0042] 现在将在下文中参考附图更全面地描述本公开的各种实施例。然而，本发明可以以不同的形式实施，并且不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且向本领域技术人员充分传达本发明构思的范围。应注意的是，对“一个实施例”、“另一个实施例”等的引用不一定仅意味着一个实施例，并且对任何这些短语的不同引用不一定是指同一实施例。
[0043] 应当理解的是，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
[0044] 将进一步理解的是，当元件被称为“连接到”或“耦接到”另一个元件时，它可以直接在另一个元件上、连接到或耦接到另一个元件，或者可能存在一个或多个中间元件。另外，还应理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。除非另外说明或上下文另外提示，否则无论是直接还是间接连接/耦接，两个或更多个元件之间的通信都可以是有线的或无线的。
[0045] 将进一步理解的是，当在本说明书中使用时，术语“包含”、“包含有”、“包括”和“包括有”指定所述元件的存在并且不排除存在或添加一个或更多其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。
[0046] 如本文所使用的，除非上下文另外明确指示，否则单数形式也可以包括复数形式，反之亦然。在本申请和所附权利要求中使用的冠词“一”和“一个”通常应被解释为表示“一个或更多个”，除非另有说明或从上下文明确地指向单数形式。
[0047] 贯穿整个说明书，相同的附图标记用于表示附图的相同元件。因此，尽管在附图中未提及或描述相同的附图标记或类似的附图标记，但是可以参考其他附图来描述它们。此外，即使未示出附图标记，也可以参考其他附图来描述它们。
[0048] 附图不一定按比例绘制，并且在一些情况下，可能夸大了比例，以便清楚地示出实施例的特征。
[0049] 应当理解的是，附图是所述的器件的简化示意图，并且可能不包括公知的细节，以用于避免混淆本发明的特征。
[0050] 还应注意的是，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与其他实施例的一个或更多个特征一起使用。
[0051] 图1是根据一个实施例的半导体模块100的示意性图示的立体图，并且图2是半导体模块100的示意性图示的纵向截面图。
[0052] 参考图1和图2，半导体模块100可以包括：模块板10、安装在模块板10上的中介层20、处理器件30和存储器叠层40A和40B。处理器件30与存储器叠层40A和40B并排安装在中介层20上。
[0053] 模块板10可以例如包括印刷电路板(PCB)。多个外凸块90可以设置在模块板10的底表面上，并且多个内凸块80可以设置在模块板10的顶表面上。例如，多个外凸块90可以是电耦接到外部系统板、主板或模块板。多个外凸块90可以包括焊料凸块或金属凸块。例如，这些凸块可以具有球的形状。内凸块可以小于外凸块，但是，本发明不限于此。多个内凸块80可以将模块板10电耦接到中介层20。多个内凸块80可以包括焊料凸块或金属凸块。中介层20可以具有平板的形状，处理器件30和存储器叠层40A和40B安装在所述平板上。中介层可以将处理器件30电耦接到存储器叠层40A和40B。
[0054] 处理器件30可以是任何合适的处理器件，例如，所述处理器件包括微处理单元(MPU)、中央处理单元(CPU)、通用处理单元(GPU)、主机处理单元(HPU)、芯片组和控制器中的任何一个。例如，处理器件30可以将时钟信号和/或命令信号发送到存储器叠层40A和40B，并且向存储器叠层40A和40B发送数据信号和从存储器叠层40A和40B接收数据信号。另外，处理器件30可以通过中介层20和模块板10向外部处理器、电源或输入/输出设备发送电信号和从外部处理器、电源或输入/输出设备接收电信号。
[0055] 存储器叠层40A和40B可以包括设置在处理器件30的第一侧(例如，左侧)上的第一存储器叠层40A和设置在处理器件30的另一侧(例如，右侧)上的第二存储器叠层40B。存储器叠层40A和40B可以包括第一基底裸片50A和第二基底裸片50B以及分别层叠在基底裸片50A和50B上的多个存储器裸片51A至54A和51B至54B。作为示例，图1示出了四个存储器裸片
51A至54A和51B至54B分别层叠在第一存储器叠层40A和第二存储器叠层40B中。存储器裸片的数量可以根据设计而变化。
51A至54A和51B至54B分别层叠在第一存储器叠层40A和第二存储器叠层40B中。存储器裸片的数量可以根据设计而变化。
[0057] 存储器裸片51A至54A和51B至54B可以包括存储器件，诸如DRAM、MRAM、PcRAM、ReRAM和NAND闪存。存储器裸片51A至54A和51B至54B可以分别包括穿通硅通孔(TSV)60A和60B。TSV 60A和60B可以分别垂直地穿透存储器裸片51A至54A和51B至54B。TSV 60A和60B可以分别包括中央TSV 61A和61B以及非中央TSV 62A和62B。中央TSV 61A和61B可以分别穿透存储器叠层40A和40B的中央区。非中央TSV 62A和62B可以分别穿通存储器叠层40A和40B的非中央区。例如，中央区可以是与虚拟中心垂直线相邻的区域，以将存储器叠层40A或40B划分成两部分，并且非中央区可以是与虚拟中心垂直线间隔开的区域。从处理器件30到中央TSV 61A和61B的距离可以大于从处理器件30到非中央TSV 62A和62B的距离。从处理器件30到非中央TSV 62A和62B的电路径可以短于从处理器件30到中央TSV 61A和61B的电路径。非中央TSV 62A和62B可以分别包括相对靠近存储器叠层40A和40B的外侧设置的第一非中央TSV 62Aa和62Ba以及相对靠近存储器叠层40A和40B的中央区或虚拟中心垂直线设置的第二非中央TSV 62Ab和62Bb。在一个实施例中，第一非中央TSV 62Aa和62Ba可以定位成最靠近处理器件30，第二非中央TSV 62Ab和62Bb可以定位成相比于中央TSV 61A和61B更靠近处理器件30而相比于第一非中央TSV 62Aa和62Ba更远离处理器件30，并且中央TSV 61A和61B可以定位成离处理器件30最远。从处理器件30到第一非中央TSV 62Aa和62Ba的距离可以小于从处理器件30到第二非中央TSV 62Ab和62Bb的距离。从处理器件30经由中央TSV 61A和
61B的电路径可以比从处理器件30经由非中央TSV 62A和62B的电路径长。
61B的电路径可以比从处理器件30经由非中央TSV 62A和62B的电路径长。
[0058] 处理器微凸块35A、35B和35C可以设置在中介层20与处理器件30之间。处理器微凸块35A、35B和35C可以包括：第一处理器微凸块35A，其用于电耦接到第一存储器叠层40A的第一基底裸片50A；第二处理器微凸块35B，其用于电耦接到第二存储器叠层40B的第二基底裸片50B；以及中央处理器微凸块35C，其用于经由中介层20和模块板10电耦接到外部(或外部的)电子设备。处理器微凸块35A、35B和35C可以包括焊料凸块或金属凸块。第一处理器微凸块35A可以设置成相比于第二处理器微凸块35B和第三处理器微凸块35C更靠近第一存储器叠层40A，而第二处理器微凸块35B可以设置成相比于第一处理器微凸块35A和第三处理器微凸块35C更靠近第二存储器叠层40B。
[0059] 第一存储器微凸块45A和46A可以设置在中介层20与第一存储器叠层40A的第一基底裸片50A之间，而第二存储器微凸块45B和46B可以设置在中介层20与第二存储器叠层40B的第二基底裸片50B之间。第一存储器微凸块45A和46A可以包括第一向外存储器微凸块45A和第一向内存储器微凸块46A，而第二存储器微凸块45B和46B可以包括第二向外存储器微凸块45B和第二向内存储器微凸块46B。第一向外存储器微凸块45A和第二向外存储器微凸块45B可以经由中介层20、内凸块80、模块板10和外凸块90电耦接到外部电子设备。第一向内存储器微凸块46A可以经由在中介层20内部的第一内部连接47A电耦接到第一处理器微凸块35A，而第二向内存储器微凸块46B可以经由在中介层20内部的第二内部连接47B电耦接到第二处理器微凸块35B。第一向内存储器微凸块46A和第二向内存储器微凸块46B可以分别设置成相比于第一向外存储器微凸块45A和第二向外存储器微凸块45B更靠近处理器件30。换句话说，从处理器件30到第一向外存储器微凸块45A和第二向外存储器微凸块45B的距离可以分别大于从处理器件30到第一向内存储器微凸块46A和第二向内存储器微凸块46B的距离。
[0060] 裸片间微凸块49A和49B可以分别设置在存储器裸片51A至54A和51B至54B之中，即TSV60A和60B之中。裸片间微凸块49A和49B可以电耦接TSV 60A和60B。裸片间微凸块49A和49B可以包括焊料凸块或金属凸块。
[0061] 从处理器件30到存储器叠层40A和40B的存储器裸片51A至54A和51B至54B的内部，根据本实施例的半导体模块100可以具有经由非中央TSV 62A和62B的相对短的电路径以及经由中央TSV 61A和61B相对长的电路径。
[0062] 图3是中介层20的顶表面的示意性图示的俯视图。例如，图3示意性地示出了中介层20的球栅阵列。参考图3，中介层20可以包括处理器件安装区23以及第一存储器叠层安装区24A和第二存储器叠层安装区24B。
[0063] 处理器件安装区23可以包括第一处理器球栅阵列23A、第二处理器球栅阵列23B和中央处理器球栅阵列23C。第一处理器球栅阵列23A和第二处理器球栅阵列23B可以提供其中形成有焊盘、焊垫或连接器的区域。用于将处理器分别电耦接到第一存储器叠层40A和第二存储器叠层40B的第一处理器微凸块35A和第二处理器微凸块35B可以设置在焊盘、焊垫或连接器中。第一处理器球栅阵列23A可以设置成相比于第二处理器球栅阵列23B和中央处理器球栅阵列23C更靠近第一存储器叠层安装区24A，而第二处理器球栅阵列23B可以设置成相比于第一处理器球栅阵列23A和中央处理器球栅阵列23C更靠近第二存储器叠层安装区24B。中央处理器球栅阵列23C可以提供其中形成有焊盘、焊垫或连接器的区域。中央处理器微凸块35C可以设置在焊盘、焊垫或连接器中。中央处理器球栅阵列23C可以设置在处理器件安装区23的中央区中。例如，中央处理器球栅阵列23C可以设置在第一处理器球栅阵列23A与第二处理器球栅阵列23B之间。
[0064] 第一存储器叠层安装区24A和第二存储器叠层安装区24B可以分别包括第一向外存储器球栅阵列25A和第二向外存储器球栅阵列25B。其中设置有第一向外存储器微凸块45A和第二向外存储器微凸块45B的焊盘、焊垫或连接器可以形成在第一向外存储器球栅阵列25A和第二向外存储器球栅阵列25B中。另外，第一存储器叠层安装区24A和第二存储器叠层安装区24B可以分别包括第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B。
其中设置有第一向内存储器微凸块46A和第二向内存储器微凸块46B的焊盘、焊垫或连接器可以形成在第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B中。第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B可以设置成相比于第一向外存储器球栅阵列25A和第二向外存储器球栅阵列25B更靠近处理器件安装区23。换句话说，从处理器件安装区23到第一向外存储器球栅阵列25A和第二向外存储器球栅阵列25B的距离可以大于从处理器件安装区23到第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B的距离。
在该图中，微凸块35A、35B、35C、45A、45B、46A和46B可以是焊盘、焊垫或连接器。
其中设置有第一向内存储器微凸块46A和第二向内存储器微凸块46B的焊盘、焊垫或连接器可以形成在第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B中。第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B可以设置成相比于第一向外存储器球栅阵列25A和第二向外存储器球栅阵列25B更靠近处理器件安装区23。换句话说，从处理器件安装区23到第一向外存储器球栅阵列25A和第二向外存储器球栅阵列25B的距离可以大于从处理器件安装区23到第一向内存储器球栅阵列26A和第二向内存储器球栅阵列26B的距离。
在该图中，微凸块35A、35B、35C、45A、45B、46A和46B可以是焊盘、焊垫或连接器。
[0065] 图4是根据本实施例的第一存储器叠层40A的第一基底裸片50A和第二存储器叠层40B的第二基底裸片50B的示意性图示的仰视图。例如，图4示出了第一基底裸片50A的底表面的球栅阵列和第二基底裸片50B的底表面的球栅阵列。参考图4，第一基底裸片50A的底表面和第二基底裸片50B的底表面可以分别包括第一向外存储器球栅阵列55A和第二向外存储器球栅阵列55B。其中设置有第一向外存储器微凸块45A和第二向外存储器微凸块45B的焊盘、焊垫或连接器可以形成在第一向外存储器球栅阵列55A和第二向外存储器球栅阵列
55B中。另外，第一基底裸片50A的底表面和第二基底裸片50B的底表面可以分别包括第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B。其中设置有第一向内存储器微凸块
46A和第二向内存储器微凸块46B的焊盘、焊垫或连接器可以形成在第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B中。第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B可以设置成相比于第一向外存储器球栅阵列55A和第二向外存储器球栅阵列
55B更靠近处理器件30。换句话说，从处理器件30到第一向外存储器球栅阵列55A和第二向外存储器球栅阵列55B的距离可以大于从处理器件30到第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B的距离。在该图中，微凸块45A、45B、46A和46B可以是焊盘、焊垫或连接器。
55B中。另外，第一基底裸片50A的底表面和第二基底裸片50B的底表面可以分别包括第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B。其中设置有第一向内存储器微凸块
46A和第二向内存储器微凸块46B的焊盘、焊垫或连接器可以形成在第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B中。第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B可以设置成相比于第一向外存储器球栅阵列55A和第二向外存储器球栅阵列
55B更靠近处理器件30。换句话说，从处理器件30到第一向外存储器球栅阵列55A和第二向外存储器球栅阵列55B的距离可以大于从处理器件30到第一向内存储器球栅阵列56A和第二向内存储器球栅阵列56B的距离。在该图中，微凸块45A、45B、46A和46B可以是焊盘、焊垫或连接器。
[0066] 图5是根据本实施例的第一存储器叠层40A的第一基底裸片50A和第二存储器叠层40B的第二基底裸片50B的示意性图示的俯视图。例如，图5示出了第一基底裸片50A的顶表面的球栅阵列和第二基底裸片50B的顶表面的球栅阵列。参考图5，第一基底裸片50A的顶表面和第二基底裸片50B的顶表面可以分别包括电路占用区65A和65B、中央TSV占用区66A和
66B、PHY占用区67Aa至67Ac和67Ba至67Bc以及非中央TSV占用区68Aa、68Ab和68Ba、68Bb。
66B、PHY占用区67Aa至67Ac和67Ba至67Bc以及非中央TSV占用区68Aa、68Ab和68Ba、68Bb。
[0067] 电路占用区65A和65B可以指示其中可以设置有诸如DFT电路、JTAG电路和MBIST电路的测试逻辑电路的区域。电路占用区65A和65B可以邻近第一基底裸片50A和第二基底裸片50B的外侧设置，以便离处理器件30最远。
[0068] 中央TSV占用区66A和66B可以与相应的电路占用区65A和65B相邻地设置。在一个实施例中，中央TSV占用区66A和66B可以分别设置在虚拟中心线上或与虚拟中心线相邻，所述虚拟中心线在列方向上将第一基底裸片50A的顶表面和第二基底裸片50B的顶表面平分。在一个实施例中，中央TSV占用区66A和66B可以分别设置在虚拟中心线与电路占用区65A和
65B之间，所述虚拟中心线将第一基底裸片50A的顶表面和第二基底裸片50B的顶表面平分。
进一步参考图2，中央TSV占用区66A和66B可以分别被中央TSV 61A和61B占用。换句话说，中央TSV占用区66A和66B可以分别与中央TSV 61A和61B垂直重叠。从处理器件30到电路占用区65A和65B的距离可以大于从处理器件30到中央TSV占用区66A和66B的距离。
65B之间，所述虚拟中心线将第一基底裸片50A的顶表面和第二基底裸片50B的顶表面平分。
进一步参考图2，中央TSV占用区66A和66B可以分别被中央TSV 61A和61B占用。换句话说，中央TSV占用区66A和66B可以分别与中央TSV 61A和61B垂直重叠。从处理器件30到电路占用区65A和65B的距离可以大于从处理器件30到中央TSV占用区66A和66B的距离。
[0069] 进一步参考图2和图5，非中央TSV占用区68Aa、68Ab和68Ba、68Bb可以分别被非中央TSV 62A和62B占用。换句话说，非中央TSV占用区68Aa、68Ab和68Ba、68Bb可以分别与非中央TSV 62A和62B垂直重叠。在一个实施例中，进一步参考图2和图5，非中央TSV占用区68Aa、68Ab和68Ba、68Bb可以包括：第一非中央TSV占用区68Aa和68Ba，它们设置成相对靠近基底裸片50A和50B的一侧，以与第一非中央TSV 62Aa和62Ba重叠；以及第二非中央TSV占用区
68Ab和68Bb，它们设置成相对靠近存储器叠层40A和40B的虚拟中心线，以与第二非中央TSV
62Ab和62Bb重叠。
68Ab和68Bb，它们设置成相对靠近存储器叠层40A和40B的虚拟中心线，以与第二非中央TSV
62Ab和62Bb重叠。
[0070] PHY占用区67Aa至67Ac和67Ba至67Bc可以包括：第一PHY占用区67Aa和67Ba，它们设置在基底裸片50A和50B的一侧与第一非中央TSV占用区68Aa和68Ba之间，以便接近处理器件30；第二PHY占用区67Ab和67Bb，它们设置在中央TSV占用区66A和66B与第二非中央TSV占用区68Ab和68Bb之间；以及第三PHY占用区67Ac和67Bc，它们设置在第一非中央TSV占用区68Aa和68Ba与第二非中央TSV占用区68Ab和68Bb之间。
[0071] 从处理器件30到第一PHY占用区67Aa和67Ba的距离可以小于从处理器件30到第二PHY占用区67Ab和67Bb的距离。从处理器件30到第二PHY占用区67Ab和67Bb的距离可以大于从处理器件30到第三PHY占用区67Ac和67Bc的距离。进一步参考图2和图5，PHY占用区67Aa至67Ac和67Ba至67Bc可以与向内存储器微凸块46A和46B重叠。
[0072] 裸片间微凸块49A和49B可以设置在中央TSV占用区66A和66B中。裸片间微凸块49A和49B可以电耦接中央TSV 61A和61B，并且电耦接在非中央TSV占用区68Aa、68Ab和68Ba、68Bb中的非中央TSV 62A和62B。裸片间微凸块49A和49B可以是焊盘、焊垫或连接器。
[0073] 图6A和图6B是根据本公开的一个实施例的存储器裸片51A至54A和51B至54B的内部块布局。参考图6A和图6B，存储器裸片51A至54A中的每个和存储器裸片51B至54B中的每个可以分别包括：与基底裸片50A和50B的电路占用区65A和65B重叠的外存储体区75A和75B、与中央TSV占用区66A和66B重叠的中央TSV区76A和76B、与PHY占用区67Aa至67Ac和
67Ba至67Bc重叠的内存储体区77Aa至77Ac和77Ba至77Bc以及与非中央TSV占用区68Aa、
68Ab和68Ba、68Bb重叠的非中央TSV区78Aa、78Ab和78Ba、78Bb。非中央TSV区78Aa、78Ab和
78Ba、78Bb可以包括第一非中央TSV区78Aa和78Ba，所述第一非中央TSV区78Aa和78Ba分别相对于第二非中央TSV区78Ab和78Bb而相对地更靠近存储器裸片51A至54A和51B至54B的外侧，以便与第一非中央TSV 62Aa和62Ba和第一非中央TSV占用区68Aa和68Ba重叠。非中央TSV区78Aa、78Ab和78Ba、78Bb可以包括第二非中央TSV区78Ab和78Bb，所述第二非中央TSV区78Ab和78Bb分别相对于第一非中央TSV区78Aa和78B而相对地更靠近存储器裸片51A至
54A和51B至54B的中央区，以便与第二非中央TSV62Ab和62Bb以及第二非中央TSV占用区
68Ab和68Bb重叠。中央TSV区76A和76B可以与相应的外存储体区75A和75B相邻地设置。在一个实施例中，中央TSV区76A和76B可以设置成与将存储器裸片51A至54A和51B至54B平分的虚拟垂直中心线相邻。另外，中央TSV区76A和76B可以设置在将存储器裸片51A至54A和51B至54B平分的虚拟垂直中心线与外存储体区75A和75B之间。进一步参考图6A和图6B，非中央TSV区78Aa、78Ab和78Ba、78Bb可以包括第一非中央TSV区78Aa和78Ba，所述第一非中央TSV区78Aa和78Ba被设置成分别相对于第二非中央TSV区78Ab和78Bb而相对地靠近存储器裸片
51A至54A和51B至54B的一侧，以便与第一非中央TSV 62Aa和62Ba重叠。非中央TSV区78Aa、
78Ab和78Ba、78Bb可以包括第二非中央TSV区78Ab和78Bb，所述第二非中央TSV区78Ab和
78Bb被设置成分别相对于第一非中央TSV区78Aa和78Ba而相对地靠近将存储器裸片51A至
54A和51B至54B平分的虚拟垂直中心线，以便与第二非中央TSV 62Ab和62Bb重叠。
67Ba至67Bc重叠的内存储体区77Aa至77Ac和77Ba至77Bc以及与非中央TSV占用区68Aa、
68Ab和68Ba、68Bb重叠的非中央TSV区78Aa、78Ab和78Ba、78Bb。非中央TSV区78Aa、78Ab和
78Ba、78Bb可以包括第一非中央TSV区78Aa和78Ba，所述第一非中央TSV区78Aa和78Ba分别相对于第二非中央TSV区78Ab和78Bb而相对地更靠近存储器裸片51A至54A和51B至54B的外侧，以便与第一非中央TSV 62Aa和62Ba和第一非中央TSV占用区68Aa和68Ba重叠。非中央TSV区78Aa、78Ab和78Ba、78Bb可以包括第二非中央TSV区78Ab和78Bb，所述第二非中央TSV区78Ab和78Bb分别相对于第一非中央TSV区78Aa和78B而相对地更靠近存储器裸片51A至
54A和51B至54B的中央区，以便与第二非中央TSV62Ab和62Bb以及第二非中央TSV占用区
68Ab和68Bb重叠。中央TSV区76A和76B可以与相应的外存储体区75A和75B相邻地设置。在一个实施例中，中央TSV区76A和76B可以设置成与将存储器裸片51A至54A和51B至54B平分的虚拟垂直中心线相邻。另外，中央TSV区76A和76B可以设置在将存储器裸片51A至54A和51B至54B平分的虚拟垂直中心线与外存储体区75A和75B之间。进一步参考图6A和图6B，非中央TSV区78Aa、78Ab和78Ba、78Bb可以包括第一非中央TSV区78Aa和78Ba，所述第一非中央TSV区78Aa和78Ba被设置成分别相对于第二非中央TSV区78Ab和78Bb而相对地靠近存储器裸片
51A至54A和51B至54B的一侧，以便与第一非中央TSV 62Aa和62Ba重叠。非中央TSV区78Aa、
78Ab和78Ba、78Bb可以包括第二非中央TSV区78Ab和78Bb，所述第二非中央TSV区78Ab和
78Bb被设置成分别相对于第一非中央TSV区78Aa和78Ba而相对地靠近将存储器裸片51A至
54A和51B至54B平分的虚拟垂直中心线，以便与第二非中央TSV 62Ab和62Bb重叠。
[0074] 外存储体73Aa、73Ab和73Ba、73Bb可以分别设置在外存储体区75A和75B中。外存储体73Aa、73Ab和73Ba、73Bb中的每个可以被形成为一个或更多个存储体。存储单元块可以设置在外存储体73Aa、73Ab和73Ba、73Bb中，并且包括存储单元和逻辑电路。中央TSV 61A和61B可以设置在中央TSV区76A和76B中。外存储体73Aa、73Ab和73Ba、73Bb可以经由中央TSV
61A和61B与外部设备通信。
61A和61B与外部设备通信。
[0075] 内存储体74Aa1a至74Ab4b和74Ba1a至74Bb4b可以分别设置在内存储体区77Aa至77Ac和77Ba至77Bc中。内存储体74Aa1a至74Ab4b和74Ba1a至74Bb4b可以包括：分别共享第一非中央TSV 62Aa和62Ba的第一内存储体74Aa1a、74Aa1b、74Aa2a、74Aa2b、74Aa3a、
74Aa3b、74Aa4a、74Aa4b和74Ba1a、74Ba1b、74Ba2a、74Ba2b、74Ba3a、74Ba3b、74Ba4a、
74Ba4b；以及分别共享第二非中央TSV 62Ab和62B的第二内存储体74Ab1a、74Ab1b、74Ab2a、
74Ab2b、74Ab3a、74Ab3b、74Ab4a、74Ab4a和74Bb1a、74Bb1b、74Bb2a、74Bb2b、74Bb3a、
74Bb3b、74Bb4a、74Bb4b。例如，内存储体区77Aa至77Ac和77Ba至77Bc可以包括：第一内存储体区77Aa和77Ba，它们设置在存储器裸片51A至54A和51B至54B的一侧与第一非中央TSV区
78Aa和78Ba之间，以便靠近处理器件30；第二内存储体区77Ab和77Bb，它们设置在中央TSV区76A和76B与第二非中央TSV区78Ab和78Bb之间；以及第三内存储体区77Ac和77Bc，它们设置在第一非中央TSV区78Aa和78Ba与第二非中央TSV区78Ab和78Bb之间。
74Aa3b、74Aa4a、74Aa4b和74Ba1a、74Ba1b、74Ba2a、74Ba2b、74Ba3a、74Ba3b、74Ba4a、
74Ba4b；以及分别共享第二非中央TSV 62Ab和62B的第二内存储体74Ab1a、74Ab1b、74Ab2a、
74Ab2b、74Ab3a、74Ab3b、74Ab4a、74Ab4a和74Bb1a、74Bb1b、74Bb2a、74Bb2b、74Bb3a、
74Bb3b、74Bb4a、74Bb4b。例如，内存储体区77Aa至77Ac和77Ba至77Bc可以包括：第一内存储体区77Aa和77Ba，它们设置在存储器裸片51A至54A和51B至54B的一侧与第一非中央TSV区
78Aa和78Ba之间，以便靠近处理器件30；第二内存储体区77Ab和77Bb，它们设置在中央TSV区76A和76B与第二非中央TSV区78Ab和78Bb之间；以及第三内存储体区77Ac和77Bc，它们设置在第一非中央TSV区78Aa和78Ba与第二非中央TSV区78Ab和78Bb之间。
[0076] 可以通过将外存储体73Aa、73Ab、73Ba和73Bb中的每个划分成8块来分配内存储体74Aa1a至74Ab4b和74Ba1a至74Bb4b。例如，8个内存储体74Aa1a至74Ab4b和74Ba1a至74Bb4b可以与外存储体73Aa、73Ab、73Ba和73Bb中的一个具有相同的数据储存容量。
[0077] 根据本公开的实施例，内存储体74Aa1a至74Ab4b和74Ba1a至74Bb4b可以经由非中央TSV 62A和62B与处理器件30通信，而外存储体73Aa、73Ab和73Ba、73Bb可以经由中央TSV 61A和61B与处理器件30通信。因此，内存储体74Aa1a至74Ab4b和74Ba1a至74Bb4b可以经由比外存储体73Aa、73Ab和73Ba、73Bb更短的电路径与处理器件30通信。在一个实施例中，从处理器件30经由非中央TSV 62Aa和62Ab以及62Ba和62Bb耦接内存储体74Aa1a至74Ab4b和
74Ba1a至74Bb4b的电路径可以比从处理器件30经由中央TSV 61A和61B耦接外存储体
73Aa73Ab和73Ba的电路径短。因此，经常被访问的数据可以储存在内存储体74Aa1a至
74Ab4b和74Ba1a至74Bb4b中，而不经常被访问的数据可以储存在外存储体73Aa、73Ab和
73Ba、73Bb中，使得半导体模块100可以在降低功耗的同时有效地运行。
74Ba1a至74Bb4b的电路径可以比从处理器件30经由中央TSV 61A和61B耦接外存储体
73Aa73Ab和73Ba的电路径短。因此，经常被访问的数据可以储存在内存储体74Aa1a至
74Ab4b和74Ba1a至74Bb4b中，而不经常被访问的数据可以储存在外存储体73Aa、73Ab和
73Ba、73Bb中，使得半导体模块100可以在降低功耗的同时有效地运行。
[0078] 图7是根据本公开的一个实施例的半导体模块100的示意性图示的纵向截面图。参考图7，半导体模块100可以包括：模块板10、安装在模块板10上的中介层20以及并排安装在中介层20上的处理器件30和存储器叠层40A和40B。存储器叠层40A和40B可以分别包括基底裸片50A和50B以及层叠在基底裸片50A和50B上的多个存储器裸片51A至54A和51B至54B。与图2的存储器叠层40A和40B相比，图7的存储器叠层40A和40B可以包括中央TSV 61A和61B以及非中央TSV 62A和62B。中央TSV 61A和61B可以设置成靠近垂直平分存储器叠层40A和40B的虚拟中心线，而非中央TSV62A和62B可以从虚拟中心线移动到外部，以便与虚拟中心线间隔开。从处理器件30到中央TSV 61A和61B的距离可以比从处理器件30到非中央TSV 62A和62B的距离大。换句话说，从处理器件30到非中央TSV 62A和62B的电路径可以比从处理器件
30到中央TSV 61A和61B的电路径短。可以参考图2来理解未描述的半导体模块100的组件的详细描述。
30到中央TSV 61A和61B的电路径短。可以参考图2来理解未描述的半导体模块100的组件的详细描述。
[0079] 图8是根据本实施例的第一存储器叠层40A的第一基底裸片50A和第二存储器叠层40B的第二基底裸片50B的示意性图示的俯视图。参考图8，第一基底裸片50A的顶表面和第二基底裸片50B的顶表面可以分别包括：电路占用区65A和65B、中央TSV占用区66A和66B、PHY占用区67Aa、67Ab和67Ba、67Bb以及非中央TSV占用区68A和68B。
[0080] 中央TSV占用区66A和66B可以设置成与相应的电路占用区65A和65B相邻。在一个实施例中，中央TSV占用区66A和66B可以分别设置在虚拟中心线上或与虚拟中心线相邻，所述虚拟中心线平分第一基底裸片50A的顶表面和第二基底裸片50B的顶表面。非中央TSV占用区68A和68B可以与虚拟中心线间隔开。非中央TSV占用区68A和68B可以设置成相比于中央TSV占用区66A和66B更靠近处理器件30。换句话说，从处理器件30到中央TSV占用区66A和66B的距离可以比从处理器件30到非中央TSV占用区68A和68B的距离大。
[0081] PHY占用区67Aa、67Ab和67Ba、67Bb可以包括第一PHY占用区67Aa和67Ba和第二PHY占用区67Ab和67Bb，所述第一PHY占用区67Aa和67Ba设置在靠近处理器件30的基底裸片50A和50B的一侧与非中央TSV占用区68A和68B之间，所述第二PHY占用区67Ab和67Bb设置在中央TSV占用区66A和66B与非中央TSV占用区68A和68B之间。换句话说，PHY占用区67Aa、67Ab和67Ba、67Bb可以分别单独地设置在非中央TSV占用区68A和68B的两侧上。
[0082] 图9A和图9B是图7中所示的存储器裸片51A至54A和51B至54B的内部块布局。参考图9A和图9B，存储器裸片51A至54A和51B至54B可以分别包括：外存储体区75A和75B，它们与基底裸片50A和50B的电路占用区65A和65B重叠；中央TSV区76A和76B，它们与中央TSV占用区66A和66B重叠；内存储体区77Aa、77Ab和77Ba、77Bb，它们与PHY占用区67Aa、67Ab和67Ba、67Bb重叠；以及非中央TSV区78A和78B，它们与非中央TSV占用区68A和68B重叠。
[0083] 外存储体73Aa、73Ab和73Ba、73Bb可以分别设置在外存储体区75A和75B中。中央TSV 61A和61B可以设置在中央TSV区76A和76B中。外存储体73Aa、73Ab和73Ba、73Bb可以经由中央TSV 61A和61B与外部设备通信。
[0084] 内存储体74Aa1至74Ab4和74Ba1至74Bb4可以设置在内存储体区77Aa、77Ab和77Ba、77Bb中。内存储体74Aa1至74Ab4和74Ba1至74Bb4可以分别共享非中央TSV 62A和62B。
[0085] 可以通过将外存储体73Aa、73Ab和73Ba、73Bb中的每个分别划分成4块来分配内存储体74Aa1至74Ab4和74Ba1至74Bb4。例如，4个内存储体74Aa1至74Aa4可以形成外存储体73Aa，4个内存储体74Ab1至74Ab4可以形成外存储体73Ab，4个内存储体74Ba1至74Ba4可以形成外存储体73Ba，并且4个内存储体74Bb1至74Bb4可以形成外存储体73Bb。
[0086] 根据本实施例，内存储体74Aa1至74Ab4和74Ba1至74Bb4可以经由非中央TSV62A和62B与处理器件30通信，而外存储体73Aa、73Ab和73Ba、73Bb可以经由中央TSV 61A和61B与处理器件30通信。
[0087] 从处理器件30经由非中央TSV 62A和62B耦接内存储体74Aa1至74Ab4和74Ba1至74Bb4的电路径可以比从处理器件30经由中央TSV 61A和61B耦接外存储体73Aa、73Ab和
73Ba、73Bb的电路径短。
73Ba、73Bb的电路径短。
[0088] 图10是根据本公开的一个实施例的半导体模块100的示意性图示的纵向截面图。参考图10，半导体模块100可以包括模块板10、安装在模块板10上的中介层20以及并排安装在中介层20上的处理器件30和存储器叠层40A和40B。存储器叠层40A和40B可以分别包括基底裸片50A和50B以及分别层叠在基底裸片50A和50B上的多个存储器裸片51A至54A和51B至
54B。与图2和图7的存储器叠层相比，图10的存储器叠层40A和40B可以包括中央TSV 61A和
61B以及非中央TSV 62A和62B。中央TSV 61A和61B可以分别设置成靠近存储器叠层40A和
40B的中央区。非中央TSV 62A和62B可以分别设置成相比于图2和图7的非中央TSV 62A和
62B更靠近存储器叠层40A和40B的一侧。可以参考图2来理解未描述的半导体模块100的组件的详细描述。
54B。与图2和图7的存储器叠层相比，图10的存储器叠层40A和40B可以包括中央TSV 61A和
61B以及非中央TSV 62A和62B。中央TSV 61A和61B可以分别设置成靠近存储器叠层40A和
40B的中央区。非中央TSV 62A和62B可以分别设置成相比于图2和图7的非中央TSV 62A和
62B更靠近存储器叠层40A和40B的一侧。可以参考图2来理解未描述的半导体模块100的组件的详细描述。
[0089] 图11是根据本实施例的第一存储器叠层40A的第一基底裸片50A和第二存储器叠层40B的第二基底裸片50B的示意性图示的俯视图。参考图11，第一基底裸片50A的顶表面和第二基底裸片50B的顶表面可以分别包括电路占用区65A和65B、中央TSV占用区66A和66B、PHY占用区67A和67B以及非中央TSV占用区68A和68B。中央TSV占用区66A和66B可以设置在与相应的电路占用区65A和65B相邻。在一个实施例中，中央TSV占用区66A和66B可以分别设置在虚拟中心线上或与虚拟中心线相邻，所述虚拟中心线平分第一基底裸片50A的顶表面和第二基底裸片50B的顶表面。非中央TSV占用区68A和68B可以分别设置成与第一基底裸片50A的一侧和第二基底裸片50B的一侧相邻。非中央TSV占用区68A和68B可以设置成相比于中央TSV占用区66A和66B更靠近处理器件30。换句话说，从处理器件30到中央TSV占用区66A和66B的距离可以比从处理器件30到非中央TSV占用区68A和68B的距离大。PHY占用区67A和
67B可以分别设置在中央TSV占用区66A和66B与非中央TSV占用区68A和68B之间。进一步参考图8，TSV或裸片间微凸块49A和49B可以设置成在非中央TSV占用区68A和68B中彼此相邻。
因此，PHY占用区67A和67B可以设置在非中央TSV占用区68A和68B与中央TSV占用区66A和
66B之间。
67B可以分别设置在中央TSV占用区66A和66B与非中央TSV占用区68A和68B之间。进一步参考图8，TSV或裸片间微凸块49A和49B可以设置成在非中央TSV占用区68A和68B中彼此相邻。
因此，PHY占用区67A和67B可以设置在非中央TSV占用区68A和68B与中央TSV占用区66A和
66B之间。
[0090] 图12A和图12B是图10中所示的存储器裸片51A至54A和51B至54B的内部块布局。参考图12A和图12B，存储器裸片51A至54A和51B至54B可以分别包括：与图11的基底裸片50A和50B的电路占用区65A和65B重叠的外存储体区75A和75B、与中央TSV占用区66A和66B重叠的中央TSV区76A和76B、与PHY占用区67A和67B重叠的内存储体区77A和77B以及与非中央TSV占用区68A和68B重叠的非中央TSV区78A和78B。
[0091] 外存储体73Aa、73Ab和73Ba、73Bb可以分别设置在外存储体区75A和75B中。中央TSV 61A和61B可以设置在中央TSV区76A和76B中。外存储体73Aa、73Ab和73Ba、73Bb可以经由中央TSV 61A和61B与外部设备通信。
[0092] 内存储体74Aa、74Ab和74Ba、74Bb可以设置在内存储体区77A和77B中。内存储体74Aa、74Ab和74Ba、74Bb可以分别共享非中央TSV 62A和62B。
[0093] 根据本实施例，内存储体74Aa、74Ab和74Ba、74Bb可以经由非中央TSV 62A和62B与处理器件30通信，并且外存储体73Aa、73Ab和73Ba、73Bb可以经由中央TSV61A和61B与处理器件30通信。
[0094] 从处理器件30经由非中央TSV 62A和62B耦接内存储体74Aa、74Ab和74Ba、74Bb的电路径可以比从处理器件30经由中央TSV 61A和61B耦接外存储体73Aa、73Ab和73Ba、73Bb的电路径短。
[0095] 虽然已经关于特定实施例描述了本公开，但是应该注意的是，这些实施例用于描述而非限制本公开。此外，应当注意的是，在不脱离由所附权利要求所限定的本公开的范围的情况下，本领域技术人员可以通过替代、改变和修改而以各种方式实现本公开。
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