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控制由具有压电特性的材料形成的器件中的阈值 电压的齿状栅极

阅读：691发布：2020-05-11

专利汇可以提供控制由具有压电特性的材料形成的器件中的阈值电压的齿状栅极专利检索，专利查询，专利分析的服务。并且粗略地描述，场效应晶体管具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、具有由多个间隙分隔的多个介电片段的介电层以及具有主体和多个齿的栅极，介电层位于第二压电层之上。栅极的主体覆盖多个介电片段中的至少一个介电片段和多个间隙中的至少两个间隙。多个齿具有连接至栅极的主体的近端、通过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端。介电层施加应力，在第一压电层中创建压电电荷，改变晶体管的阈值电压。，下面是控制由具有压电特性的材料形成的器件中的阈值电压的齿状栅极专利的具体信息内容。

权利要求

1.一种场效应晶体管，包括：
第一压电层，支持沟道；
第二压电层，位于所述第一压电层之上；
介电层，具有由多个间隙分隔的多个介电片段，所述介电层位于所述第二压电层之上；
以及
栅极，具有主体和多个齿，所述栅极的所述主体覆盖所述多个介电片段中的至少一个介电片段并且覆盖所述多个间隙中的至少两个间隙，所述多个齿具有连接至所述栅极的所述主体的近端、穿过所述多个间隙突出的中间部分和通过至少所述第二压电层与所述第一压电层分隔的远端，
其中与所述沟道中的电流流动方向平行测量的每个齿的宽度小于或等于200nm。
2.根据权利要求1所述的场效应晶体管，其中所述第一压电层和所述第二压电层基本为晶体III-V族半导体。
3.根据权利要求1所述的场效应晶体管，其中所述第一压电层和所述第二压电层在异质结处接触。
4.根据前述权利要求中任一项所述的场效应晶体管，其中所述介电层施加具有大于或等于100兆帕的绝对值的拉伸或压缩应力。
5.根据权利要求4所述的场效应晶体管，其中在与所述第二压电层相邻的所述第一压电层中，由所述介电层施加的应力创建大于或等于1x1011/cm2的电子电荷的压电电荷。
6.根据权利要求1、2或3所述的场效应晶体管，还包括：
源极，电耦合至所述第二压电层；以及
漏极，电耦合至所述第二压电层，
其中当所述源极和所述漏极之间存在电压差并且在所述栅极和所述源极之间或所述栅极和所述漏极之间没有施加电压时，所述沟道不导通。
7.一种修改用于制造异质结场效应晶体管的掩模组的方法，所述方法包括：
用第二掩模或多个第二掩模替换所述掩模组中的第一掩模或多个第一掩模，其中使用所述第一掩模或多个第一掩模制成的第一异质结场效应晶体管包括：
第一晶体管缓冲层，支持第一晶体管沟道，
第一晶体管阻挡层，位于所述第一晶体管缓冲层之上，其中所述第一晶体管阻挡层和所述第一晶体管缓冲层都具有压电特性，
第一晶体管介电层，通过栅极开口划分，所述第一晶体管介电层位于第二晶体管阻挡层之上，以及
第一晶体管栅极，设置在所述栅极开口中，
其中使用所述第二掩模或多个第二掩模制成的第二异质结场效应晶体管包括：
第二晶体管缓冲层，支持第二晶体管沟道；
第二晶体管阻挡层，位于所述第二晶体管缓冲层之上，其中所述第二晶体管阻挡层和所述第二晶体管缓冲层都具有压电特性，
第二晶体管介电层，具有由多个间隙分隔的多个介电片段，所述第二晶体管介电层位于所述第二晶体管阻挡层之上，以及
第二晶体管栅极，具有主体和多个齿，所述第二晶体管栅极的所述主体覆盖所述多个介电片段中的至少一个介电片段并覆盖所述多个间隙中的至少两个间隙，所述多个齿具有连接至所述栅极的所述主体的近端、穿过所述多个间隙突出的中间部分以及通过至少所述第二晶体管阻挡层与所述第二晶体管缓冲层分隔的远端，与所述沟道中的电流流动方向平行测量的每个齿的宽度小于200nm，
其中所述第一晶体管具有第一阈值电压，并且所述第二晶体管具有第二阈值电压，并且
其中替换步骤用于使所述第二阈值电压不同于所述第一阈值电压。
8.根据权利要求7所述的方法，其中所述第一晶体管缓冲层和所述第二晶体管缓冲层基本为III-V族半导体。
9.根据权利要求7所述的方法，其中
所述第一晶体管阻挡层和所述第一晶体管缓冲层在第一晶体管异质结处接触，以及所述第二晶体管阻挡层和所述第二晶体管缓冲层在第二晶体管异质结处接触。
10.根据权利要求7-9中任一项所述的方法，其中所述第二阈值电压比所述第一阈值电压大或小至少0.5伏。
11.一种用于修改异质结场效应晶体管的设计阈值电压的方法，包括以下步骤：
a)根据为原始晶体管提供的电路设计来提供原始异质结场效应晶体管的原始布局，所述原始晶体管具有支持沟道的第一压电层、位于所述第一压电层之上的第二压电层、由栅极开口划分的原始介电层和设置在所述栅极开口中的原始栅极，所述原始介电层位于所述第二压电层之上；以及
b)使用EDA 软件，通过以下处理修改所述原始布局以生成修改布局：
i)用具有由多个间隙分隔的多个介电片段的修改介电层替代所述原始介电层；以及ii)用修改栅极替代所述原始栅极，其中所述修改栅极具有主体和多个齿，所述修改栅极的所述主体覆盖所述多个介电片段中的至少一个介电片段并覆盖所述多个间隙中的至少两个间隙，所述多个齿具有连接至所述修改栅极的所述主体的近端、穿过所述多个间隙突出的中间部分以及通过至少所述第二压电层与所述第一压电层分隔的远端，与所述沟道中的电流流动方向平行测量的每个齿的宽度小于200nm，
其中使用所述修改布局生成的修改异质结场效应晶体管具有修改阈值电压，并且使用所述原始布局生成的所述原始异质结场效应晶体管具有原始阈值电压，所述修改阈值电压不同于所述原始阈值电压。
12.根据权利要求11所述的方法，其中所述第一压电层和所述第二压电层在异质结处接触。
13.根据权利要求11所述的方法，其中所述第一压电层和所述第二压电层基本为III-V族半导体。
14.根据权利要求11至13中任一项所述的方法，其中所述修改阈值电压比所述原始阈值电压大或小至少0.1伏。
15.根据权利要求11至13中任一项所述的方法，其中所述修改阈值电压比所述原始阈值电压大或小至少0.5伏。
16.一种计算机可读介质，其上以非暂态方式存储有多个软件代码部分，所述多个软件代码部分限定用于通过以下处理修改异质结场效应晶体管的设计阈值电压的逻辑：
a)根据为原始晶体管提供的电路设计来提供原始异质结场效应晶体管的原始布局，所述原始晶体管具有支持沟道的第一压电层、位于所述第一压电层之上的第二压电层、由栅极开口划分的原始介电层和设置在所述栅极开口中的原始栅极，所述原始介电层位于所述第二压电层之上；以及
b)通过以下处理修改所述原始布局以生成修改布局：
i)用具有由多个间隙分隔的多个介电片段的修改介电层替代所述原始介电层；以及ii)用修改栅极替代所述原始栅极，其中所述修改栅极具有主体和多个齿，所述修改栅极的所述主体覆盖所述多个介电片段中的至少一个介电片段并覆盖所述多个间隙中的至少两个间隙，所述多个齿具有连接至所述修改栅极的所述主体的近端、穿过所述多个间隙突出的中间部分以及通过至少所述第二压电层与所述第一压电层分隔的远端，与所述沟道中的电流流动方向平行测量的每个齿的宽度小于200nm，
其中使用所述修改布局生成的修改异质结场效应晶体管具有修改阈值电压，并且使用所述原始布局生成的所述原始异质结场效应晶体管具有原始阈值电压，所述修改阈值电压不同于所述原始阈值电压。
17.一种场效应晶体管，包括：
第一压电层，支持沟道；
第二压电层，位于所述第一压电层之上；
介电层，具有由多个间隙分隔的多个介电片段，所述介电层位于所述第二压电层之上；
以及
栅极，具有主体以及从所述主体突出的两个或更多个齿，所述齿设置在所述主体和沟道区之间，其中所述介电层的多个片段中的片段被设置在一个齿和相邻齿之间，其中与所述沟道中的电流流动方向平行测量的每个齿的宽度小于或等于200nm。
18.根据权利要求17所述的场效应晶体管，其中所述第一压电层和所述第二压电层基本为晶体III-V族半导体。
19.根据权利要求17或18所述的场效应晶体管，其中所述第一压电层和所述第二压电层在异质结处接触。
20.根据权利要求17或18所述的场效应晶体管，其中所述介电层施加具有大于或等于
100兆帕的绝对值的拉伸或压缩应力。
21.根据权利要求17或18所述的场效应晶体管，进一步包括：
源极，电耦合至所述第二压电层；以及
漏极，电耦合至所述第二压电层，
其中当所述源极和所述漏极之间存在电压差并且在所述栅极和所述源极之间或所述栅极和所述漏极之间没有施加电压时，所述沟道不导通。
22.一种用于设计集成电路器件的方法，包括：
使用计算机系统，为实施集成电路设计的三维集成电路器件提供仿真模型，所述集成电路器件具有支持沟道的第一压电层、位于所述第一压电层之上的第二压电层、具有由多个间隙分隔的多个介电片段的介电层以及具有主体和从所述主体突出的两个或更多个齿的栅极，所述介电层位于所述第二压电层之上，所述齿设置在所述主体和所述沟道区之间，其中所述介电层的多个片段中的片段设置在一个齿和相邻齿之间，其中与所述沟道中的电流流动方向平行测量的每个齿的宽度小于或等于200nm；以及利用所述模型来仿真所述集成电路设计的一个方面。
23.根据权利要求22所述的方法，其中所述第一压电层和所述第二压电层在异质结处接触。
24.根据权利要求22所述的方法，其中所述第一压电层和所述第二压电层基本为III-V族半导体。
25.一种电子设计自动化(EDA)系统，具有处理器和非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储第一软件代码部分和第二软件代码部分，其中当由处理器执行时，所述第一软件代码部分规划实施集成电路设计的三维集成电路器件的布局，所述布局识别；
a)第一压电层，支持沟道；
b)第二压电层，位于所述第一压电层之上；
c)介电层，具有由多个间隙分隔的多个介电片段；以及
d)栅极，具有主体以及从所述主体突出的两个或更多个齿，所述齿设置在所述主体和沟道区之间，其中所述介电层的多个片段中的片段被设置在一个齿和相邻齿之间，其中与所述沟道中的电流流动方向平行测量的每个齿的宽度小于或等于200nm；
其中当由处理器执行时，所述第二软件代码部分生成数据文件以限定多个掩模，所述多个掩模包括：
a)用于图案化所述多个介电片段和所述多个间隙的第一掩模；以及
b)用于图案化所述栅极的第二掩模。
26.根据权利要求25所述的EDA系统，其中所述第一压电层和所述第二压电层在异质结处接触。
27.根据权利要求25或26所述的EDA系统，其中所述第一压电层和所述第二压电层基本为III-V族半导体。

说明书全文

控制由具有压电特性的材料形成的器件中的阈值 电压的齿状

栅极

技术领域

[0001] 本公开涉及半导体领域，更具体地，涉及控制由具有压电特性的材料形成的器件中的阈值电压的齿状栅极。

背景技术

[0002] 本发明的技术涉及异质结场效应晶体管(HFET)(包括高电子迁移率晶体管(HEMT)或金属绝缘体半导体HFET(MISHFET)或双沟道HFET/HEMT/MISHFET或双沟道HFET/HEMT/MISHFET，或薄体(SOI、FinFET、三栅极、栅极全周围等)HFET/HEMT/MISHFET)，其例如可用作开关器件。这种器件通常由III-V族半导体形成，并且通过具有未掺杂沟道区来实现非常高的迁移率。在传统HFET中，该器件被描述为“常开”，即阈值电压(也称为夹断电压)为零或负，并且沟道传导电流，在源极和栅极之间施加很少的偏置或者没有偏置。对于功率电子应用来说，出于安全性、能量转换和电路设计的原因，常关器件是更加优选的。例如，在导致浮置或接地的栅极端子的故障的情况下，常开器件将允许大量的功率在源极和漏极之间流动。

[0003] 尝试各种方法来改变HFET的阈值电压。在Saito等人的“Recessed-Gate Structure Approach Toward Normally Off High-Voltage AlGaN/GaN HEMT for Power Electronics Applications”(IEEE Transaction on Electron Devices，第53卷，第2期，2006年2月，第356至362页)中，作者描述了在栅极下方减薄阻挡层以增加阈值电压。这种方法增加了制造复杂度，需要额外的蚀刻和清洗步骤，并且可能导致蚀刻损伤。较薄的阻挡和刻蚀损伤增加了栅极泄漏。蚀刻可能不均匀，因此所得的器件可能不具有均匀的阈值电压。

[0004] Ota等人的“A Normally-off GaN FET with High Threshold Voltage Uniformity Using a Novel Piezo Neutralization Technique”(IEDM2009，第153-156页)描述了一种凹陷栅极HFET，其中在栅极凹槽的底部处形成“压电中和(PNT)层”，以改善阈值电压均匀性。PNT层的形成显著增加了制造复杂度和成本，要求通过三个而不是一个AlxGa1-xN的阻挡层的金属有机化学气相沉积(MOCVD)、阻挡蚀刻和栅极氧化物的原子层沉积来形成。

[0005] Wang等人的“Enhancement-Mode Si3N4/AlGaN/GaN MISHFETs”(IEEE Electron Device Letters，第27卷，第10期，2006年10月，第793-795页)描述了一种方法，其中栅极的等离子体处理和两步骤Si3N4沉积工艺提高了阈值电压。等离子体处理将造成损伤并且制造更加复杂。

[0006] Uemoto等人的“Gate Injection Transistor(GIT)–A Normally-Off AlGaN/GaN Power Transistor Using Conductivity Modulation”(IEEE Trans Electron Dev，54(2007)，第3393页)描述了一种HFET，其使用从p-AlGaN栅极到AlGaN/GaN异质结的空穴注入来提高阈值电压。与其它方法一样，需要额外的沉积、蚀刻和清洗步骤，增加了器件复杂度和成本。

[0007] 希望在不显著增加器件成本和复杂度的情况下改变器件的阈值电压。改变阈值电压以制造常关型的HFET，或者以其他方式改变阈值电压可能是有利的。

发明内容

[0008] 本文公开的技术涉及一种具有齿状栅极的场效应晶体管。

[0009] 本文描述了一种场效应晶体管。该场效应晶体管包括支持沟道的第一压电层、位于第一压电层之上的第二压电层、具有由多个间隙分隔的多个介电片段的介电层以及具有主体和多个齿的栅极，介电层位于第二压电层之上。栅极的主体覆盖多个介电片段中的至少一个介电片段，并且覆盖多个间隙中的至少两个间隙，多个齿具有连接至栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端。

[0010] 在实施例中，第一压电层基本为晶体III-V半导体，与第二压电层一样，诸如第III族氮化物半导体。在实施例中，第一压电层和第二压电层在异质结处接触。在一些实施例中，场效应晶体管还包括电耦合至第二压电层的源极和电耦合至第二压电层的漏极。当源极和漏极之间存在电压差且在栅极和源极之间或栅极和漏极之间没有施加电压时，沟道不导通。

[0011] 本文还描述了一种修改用于制造异质结场效应晶体管的掩模组的方法。该方法包括用第二掩模或多个第二掩模替换掩模组中的第一掩模或多个第一掩模。使用第一掩模或多个第一掩模制成的第一异质结场效应晶体管包括：第一晶体管缓冲层，支持第一晶体管沟道；第一晶体管阻挡层，位于第一晶体管缓冲层之上，其中第一晶体管阻挡层和第一晶体管缓冲层都具有压电特性；第一晶体管介电层，通过栅极开口划分，第一晶体管介电层位于第二晶体管阻挡层之上；以及第一晶体管栅极，设置在栅极开口中。使用第二掩模或多个第二掩模制成的第二异质结场效应晶体管包括：第二晶体管缓冲层，支持第二晶体管沟道；第二晶体管阻挡层，位于第二晶体管缓冲层之上，其中第二晶体管阻挡层和第二晶体管缓冲层都具有压电特性；第二晶体管介电层，具有由多个间隙分隔的多个介电片段，第二晶体管介电层位于第二晶体管阻挡层之上；以及第二晶体管栅极，具有主体和多个齿，第二晶体管栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二晶体管阻挡层与第二晶体管缓冲层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm。第一晶体管具有第一阈值电压，并且第二晶体管具有第二阈值电压，并且替换步骤用于使第二阈值电压不同于第一阈值电压。在实施例中，第一晶体管阻挡层和第一晶体管缓冲层在第一晶体管异质结处接触，并且第二晶体管阻挡层和第二晶体管缓冲层在第二晶体管异质结处接触。第二阈值电压比第一阈值电压大或小至少0.1伏，例如至少0.5伏。

[0012] 本文描述了一种用于修改异质结场效应晶体管的设计阈值电压的方法。该方法包括以下步骤：a)根据为原始晶体管提供的电路设计来提供原始异质结场效应晶体管的原始布局，原始晶体管具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、由栅极开口划分的原始介电层和设置在栅极开口中的原始栅极，该原始介电层位于第二压电层之上；以及b)使用EDA 软件，通过以下处理修改原始布局以生成修改布局：i)用具有由多个间隙分隔的多个介电片段的修改介电层替代原始介电层，以及ii)用修改栅极替代原始栅极，其中修改栅极具有主体和多个齿，修改栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至修改栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm。使用修改布局生成的修改异质结场效应晶体管具有修改的阈值电压，并且使用原始布局生成的原始异质结场效应晶体管具有原始阈值电压，修改阈值电压不同于原始阈值电压。

[0013] 此外，本文还描述了一种计算机可读介质，其上以非暂态方式存储有多个软件代码部分，多个软件代码部分限定用于通过以下处理修改异质结场效应晶体管的设计阈值电压的逻辑：a)根据为原始晶体管提供的电路设计来提供原始异质结场效应晶体管的原始布局，原始晶体管具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、由栅极开口划分的原始介电层和设置在栅极开口中的原始栅极，该原始介电层位于第二压电层之上；以及b)通过以下处理修改原始布局以生成修改布局：i)用具有由多个间隙分隔的多个介电片段的修改介电层替代原始介电层，以及ii)用修改栅极替代原始栅极，其中修改栅极具有主体和多个齿，修改栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至修改栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm。使用修改布局生成的修改异质结场效应晶体管具有修改的阈值电压，并且使用原始布局生成的原始异质结场效应晶体管具有原始阈值电压，修改阈值电压不同于原始阈值电压。附图说明

[0014] 图1示出了传统的HFET器件。

[0015] 图2是图1的器件的能带图。

[0016] 图3a和图3b示出了HFET的形成阶段，示出介电层中的固有压缩应力。

[0017] 图4示出了具有如本文所述的齿状栅极的HFET。

[0018] 图5a、图5b、图5c和图5d示出了各种齿图案和布置。

[0019] 图6是图4的器件的能带图。

[0020] 图7是示出没有齿、具有两个齿或三个齿的栅极的仿真器件的阈值电压的曲线图。

[0021] 图8是示出各种配置和材料的齿和非齿状栅极的仿真器件的阈值电压的曲线图。

[0022] 图9是示出没有齿、具有两个齿或三个齿的栅极的仿真器件中的栅极电容的曲线图。

[0023] 图10是示出没有齿、具有两个齿或三个齿的栅极的仿真器件中的漏极泄漏的曲线图。

[0024] 图11A、图12A和图13A示出了具有传统栅极的HFET的制造阶段，而图11B、图12B和图13B示出了具有两个齿的栅极的HFET的相同制造阶段。

[0025] 图14a和图14b是具有没有齿的栅极的FinFET器件的透视图和截面图。图15a、图15b和图15c示出了被修改为具有齿状栅极的相同器件的截面图。

[0026] 图16示出了示例性数字集成电路设计流程的简化表示。

[0027] 图17是可用于实施本文描述的任何方法和处理的计算机系统的简化框图。

具体实施方式

[0028] 图1示出了传统的HFET器件100。衬底102是晶体半导体衬底，例如硅、碳化硅、氮化镓或蓝宝石晶圆。缓冲层104通常由结晶III-V半导体材料形成，例如III族氮化物材料，例如GaN。可以看出，缓冲层104在适当的偏置电压下支持沟道118。阻挡层106是具有比缓冲层104的材料更宽的带隙的不同III-V半导体材料，并且可以是例如AlxGa1-xN，其中x可以例如在大约0.1到大约1之间变化。因此，阻挡层106和缓冲层104在异质结108处相遇。缓冲层104和阻挡层106都是压电层，由具有压电特性的材料形成。栅极110通常由金属形成，例如镍双层或合金，其将形成具有阻挡层106的肖特基势垒。源极112和漏极114电耦合至阻挡层106，并且由导电材料形成，该导电材料与阻挡层106形成欧姆接触，例如TiN、诸如Ti/Al/Ni/Au的金属层或者一些其他合适的材料或材料组合。钝化层116通常是氮化硅，但也可以是某些其他介电材料。缓冲层104和阻挡层106通常从晶种层外延生长，晶种层通常是沉积在衬底
102上的AlN(未示出)。为了使沟道区118中的电子迁移率最大化，缓冲层104和阻挡层106没有被故意掺杂，由此避免与离子化掺杂原子的碰撞，即杂质散射。

[0029] 阻挡层106和缓冲层104的界面(异质结108)处的极化电荷在沟道区118创建高迁移率电子层，称为二维电子气(2DEG)。

[0030] 图2示出了图1的器件从F到F’的结构的能带图。由金属形成的栅极110在示图的区域210中示出。形成阻挡层106(在示图的区域206中示出)的AlxGa1-xN的宽带隙相对于GaN形成缓冲层104(在示图的区域204中示出)的带隙的形成阻挡层106(在示图的区域206中示出)的AlxGa1-xN的较宽带隙在沟道区118(218处示出)中的250处所示的2DEG中捕获电子。本领域技术人员应理解，阻挡层106和缓冲层104的组成可以改变和/或分级，例如使用AlN、AlxGa1-xN、GaN、InxGa1-xN和InxAlyGa1-x-yN的任何适当组合，只要维持阻挡层106和缓冲层104(区域206和204)之间的异质结处的电子流的阻挡。例如，沟道区可以由InxGa1-xN形成。引入铟会降低沟道区的带隙，增加了阻挡层在异质结处对电子流的高度。

[0031] 当在漏极114和源极112之间施加电压差时，沟道118在源极112和栅极110之间没有电压差的情况下传导电流。该器件被描述为“常开”器件，因为晶体管导通，在沟道中具有电流，即使在栅极和源极之间施加零电压或负电压偏置。在导致浮置或接地栅极端子的故障的情况下，将在沟道中存在电流流动。为了安全和电路简化，对于大多数用途，常关器件优于常开器件。应注意，图1和随后的附图不按比例绘制。

[0032] 转向图3a，在HFET制造期间，在阻挡层106的生长之后，沉积钝化层116。如前所述，钝化层116通常是氮化硅，但也可以使用其它合适的电介质，例如氧化铝。在本讨论中，被描述为基本为氮化硅的层是硅和氮的化合物，其主要是Si3N4，尽管该层通常不优选是化学计量的。钝化层116被认为可以减少或消除阻挡层106的表面处可能形成的表面电荷。

[0033] 转到图3b，钝化层116通常是非晶的，并且如常规沉积的，具有显著的固有压缩应力。因此，当在钝化层116中图案化开口120时，对于栅极开口，钝化层116的其余部分将尝试膨胀(如箭头所示)，在屏障106和缓冲层104上施加压缩应力，包括对缓冲层104的沟道区118和下面的层施加压缩应力。如箭头的长度所示，施加的应力随深度而减小，即随着与钝化层116的距离增加而减小。箭头长度不按比例绘制。由于通常用于缓冲层104的结晶III-V半导体(诸如GaN)的压电特性，施加的应力/应变梯度在阻挡层106、沟道区118和缓冲层104中创建负压电电荷。在钝化层116的图案化边界之下，压电电荷在应变梯度最大的情况下具有最大幅度。在缓冲层104中形成的应变(这将决定应变梯度)取决于开口120的宽度(对于功率器件，通常＞0.5μm)，并且应变通常太小而不能产生显著的负压电电荷。但是宽开口
120(即，对应于大的栅极长度)对于功率器件来说是重要的，以防止大漏极114偏置下的穿通电流。在图1的完成器件中，沟道区118中以及缓冲层104下面的负压电电荷不足以偏移阈值电压。

[0034] 转到图4，在本文描述的实施例中，HFET的栅极110被修改为包括主体122和多个齿124。齿124具有连接到主体122的近端、穿过多个间隙的中部突出以及通过至少一个第二压电层(阻挡层106)与第一压电层(缓冲层104)分隔的远端。钝化层116具有由多个间隙分隔的多个片段，钝化层116的片段(例如，片段116a)保持在齿124之间。主体122覆盖多个介电片段中的至少一个介电片段116a，并且覆盖多个间隙中的至少两个间隙。对于窄齿124来说，钝化层116的两个图案化边缘彼此足够接近，它们所施加的应力是累积的，增加应变和应变梯度，由此负极化电荷(由“-”符号表示)耗尽下方的2DEG。此外，通过多个齿，由于静电，如在传统宽开口120中，穿通电流被抑制。通过生成压电电荷和偏移阈值电压，图4的器件已成为具有正阈值电压的常关器件。阈值电压是在源极和漏极之间创建传导路径所需的最小栅极-源极电压差。在常关器件中，当源极112和漏极114之间存在电压差并且在栅极
110和源极112之间或栅极110和漏极114之间没有施加电压时，沟道118不导通。

[0035] 更一般地，齿状栅极的使用允许阈值电压的偏移。在不同的配置中，如稍后的示例所示，阈值电压以不同的方式偏移。本领域的技术人员应理解，通过穿过阻挡层106的隧穿(图4中未示出)，电流通过源极112和沟道区118之间以及沟道区118和漏极114之间。与阻挡层106上的源极112和漏极114的欧姆接触不同，栅极110和阻挡层106之间的肖特基阻挡层阻碍栅极110和阻挡层106之间的隧穿。在一些未示出的实施例中，阻挡层106在源极112和漏极114下方被蚀刻，使得它们直接接触沟道118，并且允许电流通过而不需要穿过阻挡层106的隧穿。

[0036] 如前所述，缓冲层104和阻挡层106中的每一个都是压电层，并且可以基本为晶体III-V半导体。基本为结晶III-V半导体的层主要由III-V族半导体材料以用于形成晶体形式的方式来形成，但是如本领域技术人员所理解的，所得到的层可以包括一些杂质，并且可以包括一些晶体缺陷。

[0037] 本讨论已将介电层116描述为钝化层。在其它实施例中，层116或层116的一些厚度可以被包括作为钝化、作为栅极电介质、仅用于蚀刻齿状栅极的目的、出于一些其它原因、或出于原因的组合。层116可以是任何合适的材料，例如介电层，当在其上图案化开口时，在下面的层上施加拉伸或压缩应力。虽然层116的目的可能不完全是为了钝化，但为了一致性，本讨论将继续将其称为钝化层116。在其他情况下，层116是与钝化无关的介电层。

[0038] 在HFET中，阻挡层106位于钝化层116和沟道区118之间。阻挡层106和缓冲层104(特别是沟道区118)在异质结108处接触。

[0039] 齿124的尺寸可根据所使用的材料以及器件的其它元件的特性和尺寸来选择。例如，在具有未掺杂AlxGa1-xN的阻挡层106(x在大约0.1和1之间且具有大约10-30nm的厚度)以及钝化层116(Si3N4和大约100-2000纳米的厚度)的器件中，齿124可以具有沿沟道中的电流方向测量的宽度，例如大约200nm或更少，例如大约100、70、50或30纳米或更小。如已经描述的，当边缘足够接近应力且由此产生的压电电荷累积时，由钝化层116的两个相邻图案化边缘下方施加的应力所产生的压电效应增加。在大多数实施例中，200nm或更小的齿宽度将产生这种效应。可能有两个、三个或更多齿。最外齿的外边缘之间的距离可以大约为传统的栅极长度。这可以根据应用而广泛地变化，例如从大约70nm到1.5微米以及更高，通常最典型在大约0.5微米和1.5微米之间。在图4所示的示例中，栅极长度略长于最外齿124的外边缘之间的距离，并且大约为0.8微米。平行于沟道中的电流方向测量的每个齿124的宽度大约为50nm。钝化层片段116a的长度约为0.6微米。应注意，栅极长度可以大于最外齿的外边缘之间的距离，以在栅极110的图案化期间提供用于未对准的余量。

[0040] 为了完整性提供了示例尺寸，但本领域技术人员应理解，齿124的最佳尺寸将取决于许多因素，包括钝化层116的厚度、组成和沉积条件、阻挡层106的厚度和组成、缓冲层104的组成、阻挡层106和缓冲层104中的缺陷的类型和浓度、栅极110的组成、期望的阈值电压偏移等。一般地，齿越宽，阈值电压的正偏移越小，而穿通电流的风险降低。

[0041] 在一些实施例中，钝化层116施加至少-100MPa的压缩应力，例如高达约-2GPa或更多。施加的应力在齿下方的缓冲层104(包括在沟道118中、在缓冲层104的顶部处、与阻挡层106相邻)中引起压电电荷，在约1x1011和5x1013/cm2的电荷之间，例如约1x1011和1x1013/cm2的电荷之间。在本文所描述的实施例中，至少约1x1011/cm2的电荷足以破坏沟道区118中的
2DEG。

[0042] 齿可以都具有相同宽度或者不是所有都具有相同宽度，并且可以任意间隔分布，以优化阈值电压、穿通电流和其他器件参数之间的折衷。图5a示出了沿着图4中的A-A’截取的齿124的截面。图5b-5d示出齿124的其他可能配置。齿可以是一体的(如5a～5c)或分段(如5d)或混合的，并且可以具有均匀的宽度或间距或者(如图5c)不具有均匀的宽度或间隔。可以设想更多的配置。

[0043] 图6示出了图4的器件从G到G’的结构的能带图。如图2的能带图，区域210对应于栅极110，区域206对应于阻挡层106，以及区域204对应于缓冲层104。由齿124引起的压电电荷在阻挡层106和缓冲层104(图6的区域206和204)中向上移动EC和EV，从而在没有施加偏压的情况下消除2DEG。

[0044] 在图4提供的示例中，根据本文所述的实施例的齿状栅极的使用将常开器件变为常关器件。更一般地，现有场效应晶体管的阈值电压可以在正方向或负方向上偏移，并且通过改变数量，如本文所述，用齿状栅极代替传统的栅极。

[0045] 在图4中，选择材料，使得将传统栅极变为齿状栅极在阻挡层106和缓冲层104中，具体是在缓冲层104的沟道区118中引起负压电电荷。通过选择不同的材料或者以不同方式形成这些材料，可以代替地引起正压电电荷。在该示例中，阈值电压的偏移被布置为将阈值电压从负移到正。通过不同地布置器件，使用齿状栅极可以使正阈值电压更正，或者负阈值电压更负，或者可以使正阈值电压为负。

[0046] 器件性能

[0047] 图7示出了三个器件的仿真IDS-VGS曲线。(该曲线图以及图8至图10的曲线图使用商业EDA仿真软件来产生)。该曲线图绘制漏极电流与施加的栅极电压的关系。曲线A用于具有传统栅极的HFET。其阈值电压为负。曲线B用于具有两个齿的栅极的HFET。其阈值电压为正。曲线C用于具有三齿的栅极的HFET，其阈值电压略微为负，但已经在正向方向上偏移了约1.5V。可以看出，在这种情况下，具有两个齿的栅极的阈值电压偏移大于具有三个齿的栅极的阈值电压偏移。这是因为当齿较多时，齿124(图4)之间的钝化层区域116a变小，因此应变能较小。较小的应变能对沟道施加较少的应力。沟道的较少应力使得压电电荷更少，并且阈值电压的偏移更小。对于所有这三个器件来说，总栅极长度约为0.7微米。对于具有齿状栅极的器件，齿均匀地间隔约50nm的宽度。通常，沟道方向上的齿宽度小于约200nm，尽管可以使用任何宽度。

[0048] 图8示出了当器件以其他方式改变时的器件行为。作为参考，图8中的曲线A和曲线B与图7中的曲线相同；传统栅极和两个齿状栅极分别具有约50nm的齿宽。曲线D的器件是具有较宽齿的双齿栅极，其宽度为300nm，并且可以看出对于具有更宽齿的器件来说，电压偏移较小。曲线E的器件是齿宽度约为50nm的双齿栅极，与曲线B的器件相同，但在该器件中，钝化层116使用不同的方法或不同的材料形成，使得钝化层116在被图案化时对下面的层施加拉伸应力而非压缩应力。可以看出，在曲线E的器件中，阈值电压沿负方向移动。

[0049] 本文描述的实施例的齿状栅极提供了减少栅极电容的额外优点，由此实现更高的操作频率和更少的开关能量损失。图9示出了针对具有1mm宽度的三个器件的CV曲线。该曲线图绘制栅极电容与施加的栅极电压的关系。对于具有传统的非齿状栅极(曲线A)的HFET来说，栅极电容在3.0x10-12和4.0x10-12F之间，而两个齿(曲线B)和三个齿(曲线C)器件具有-12大约2.0x10 F或更小的栅极电容。双齿栅极的栅极电容是最小的。阻挡层106用作栅极
122和2DEG之间的绝缘体，形成电容器。通过较少的齿，电容器的面积较小，因此电容较低。
当然，栅极122和2DEG仍然通过钝化区116a和阻挡层106形成电容器，但是116a是厚电介质，所以电容较小。精确地，具有两个齿的栅极是优选的。

[0050] 图10示出了仿真截止状态泄漏电流，绘制漏极泄露与漏极电压的关系。可以看出，对于具有传统栅极(曲线A)的HFET和具有三齿的HFET(曲线C)的泄漏几乎相同。对于具有两个齿的栅极(曲线B)，泄漏增加。两个齿的有效栅极面积比三个以上的齿的有效栅极面积小，并且栅极对缓冲层中的静电电位的控制更少。通过三个齿，其具有更多的控制。另外，齿越多，齿间的距离越短，两者之间的协同效应越大。因此，与具有双齿栅极的器件相比，具有三个(或更多)齿状栅极的器件具有更好的控制和更小的穿通电流。然而，双齿栅极上的泄露仍然保持在可接受的范围内。

[0051] 制造

[0052] 可通过对制造具有传统栅极的器件的现有工艺的进行最小的修改来实现齿状栅极器件的制造。该工艺可以在阻挡层上沉积钝化层的过程中保持不变。例如，图11a示出了在用于传统栅极的在图案化钝化层116立即制造HFET期间的结构，而图11b示出了用于具有两个齿的栅极的处于同一阶段的结构。制造继续在图12a(用于传统栅极)和图12b(用于齿状栅极)中沉积栅极层110，接着为图案化来限定图13a中的传统栅极110和图13b中的齿状栅极110。如图所示，栅极110的长度可以略长于齿的外边缘之间的距离，以提供不对准的裕度。

[0053] 很明显，使用齿状栅极的现有器件可以容易地通过改变齿的各个方面来改变阈值电压。例如，双齿栅极可以用三齿栅极代替，反之亦然。可以改变齿的放置或尺寸。所得到的器件将具有不同的特性，如图7至图10及相关讨论所说明的。

[0054] 在其它现有工艺中，栅极可以在钝化层之前形成。在这种情况下，在栅极形成之前，可能需要修改流程以沉积和图案化钝化层。

[0055] 对于钝化层116是氮化硅的实施例，本讨论假设传统沉积方法，产生具有固有压缩应力的膜。例如，可以使用等离子体增强化学气相沉积来沉积这样的膜。温度可以在大约400～600℃之间，例如使用SiH4以及NH3或N2中的任一种作为前体。对氮化硅沉积条件和应力的研究，Besland等人的“Interpretation of stress variation in silicon nitride films deposited by electron cyclotron resonance plasma”(Journal of Vacuum Science and Technology A，American Vacuum Society，2004,22(5)，第1962-1970页)的内容通过引证引入本文。沉积条件可以改变以定制应力的量以及应力是压缩还是拉伸。在其它实施例中，可以使用具有高固有压缩应力或拉伸应力的任何其它合适材料来代替氮化硅。本文所描实施例的仿真假设固有应力从2GPa到-2GPa。为了在沟道区118中产生有用的压电电荷，在实施例中，由钝化层施加的压缩或拉伸应力将具有大于约100兆帕的绝对值，例如大于约200或约500兆帕。

[0056] 为了清楚，已经描述了由GaN缓冲层和AlxGa1-xN阻挡层形成的HFET，但是应理解，根据本文所描述的实施例的齿状栅极可以被用来修改不同器件或者由其他材料形成的器件中的阈值电压。可以采用In-Al-Ga-N系统的任何组合。换句话说，可以使用任何III族氮化物半导体。III族氮化物半导体基本为铟、镓或铝的氮化物，或者铟、镓和铝中任意两种或全部三种的任何组合。备选地，可以代替地使用II-VI族半导体，或者任何其他具有压电特性的适当材料，例如结晶压电材料。

[0057] 变型

[0058] 许多其他变型也是可能的。HFET的缓冲层可以由AlxGa1-xN形成，其中x值从下到上变化。一些HFET包括栅极绝缘体。一种器件可以代替地由GaAs、AlxGa1-xAs、InxGa1-xAs等形成，或者使用III-V或II-VI半导体的任何适当组合。HFET可以实施为FinFET，其中栅极围绕鳍状沟道。氧化铝可以用于钝化层，而不是氮化硅。在任何这些情况下，根据本发明的实施例，现有工艺可以很容易地被修改以创建齿状栅极而非传统栅极，从而修改器件的阈值电压。所描述的HFET器件和密切相关的器件也可以由其他名称已知，诸如高电子迁移率晶体管(HEMT)和金属绝缘体半导体异质结构场效应晶体管(MISHFET)。

[0059] 已示出可如何使用根据本文所述实施例的齿状栅极来改变器件的阈值电压，使其从常开变为常关。齿状栅极也可用于以其他方式改变阈值电压。例如，其他方案已被用于制造常关HFET，包括p栅极和凹陷栅极。齿状栅极的优点在于其是添加物，并且可以容易地与这些或任何其他方法结合使用，增强它们的结果，例如使阈值电压更加为正。

[0060] 如前所述，本文所述齿状栅极可具有相反的效果，使阈值电压更加为负。这可以使用本发明的齿状栅极并选择具有这种效果的材料来实现。例如，可以选择具有固有拉伸应力而非压缩应力的钝化层，例如通过选择除氮化硅以外的材料(例如，氧化铝)，或者通过改变沉积条件。例如，在一些实施例中，钝化层的固有拉伸应力可以在大约100兆帕直到大约2GPa或更多之间。备选地，沟道(具体为支持沟道的缓冲层)可以由在压缩应力下具有正压电电荷而非负压电电荷的材料形成；一种合适的材料为N面GaN。在一些实施例中，具有本文所述齿状栅极的场效应晶体管可以具有负阈值电压。

[0061] 简而言之，本文所述的齿状栅极可用于改变任何适当器件中的阈值电压，例如具有缓冲层、沟道区或者由具有压电特性的任何材料制成的阻挡层的任何场效应晶体管。

[0062] 本文所述的方法可用于任何适当的器件，诸如异质结场效应晶体管，包括：高电子迁移率晶体管(HEMT)或金属绝缘体半导体HFET(MISHFET)或双沟道HFET/HEMT/MISHFET或双沟道HFET/HEMT/MISHFET或薄体(SOI、FinFET、三栅极、栅极全包围等)HFET/HEMT/MISHFET。该方法可适用于适当的非异质结器件，诸如金属半导体场效应晶体管(MESFET)。

[0063] 作为一个示例，图14a示出了一种FinFET器件，其在Im等人的“High-Performance GaN-Based Nanochannel FinFETs With/Without AlGaN/GaN Heterostructure”(IEEE Transaction on Electron Devices，第60卷，第10期，2013年10月，3012-3018页)中进行了详细描述。FinFET 270形成在高阻GaN/蓝宝石衬底268上。Ni/Au栅极260围绕外延生长的异质结构(包括GaN 266和AlGaN 264)；器件的源极和漏极分别表示为264/266S和264/266D。该器件还包括栅极氧化物262。如沿着B-B’的截面图的图14b所示，AlGaN阻挡层264和GaN缓冲层266之间的异质结在缓冲层266顶部处的沟道区中创建2DEG。

[0064] 该器件可以以各种方式进行修改以包括齿状栅极。一种方式将被描述。

[0065] 参照图15a和15b，在GaN层266和AlGaN层264的外延生长和图案化之后，介电层272(例如，氮化硅)可被沉积在264/266异质结构上(分别沿图14a的B-B’和C-C’截取的截面)。在介电层272中图案化齿状开口274，其具有任何期望的宽度，例如在50nm和100nm之间。介电层272现在具有由多个间隙分隔的多个介电片段。接下来，参照图15c(也是沿着C-C’截取的截面)，沉积栅极氧化物262和Ni/Au栅极层260。栅极氧化物262和栅极260与原始器件一样围绕异质结构264/266。栅极氧化物262被共形沉积，并且其厚度被选择为不完全填充齿状开口，在栅极层260沉积时留下用于形成齿276的间隙；例如，其厚度可以在约5和20nm之间。齿276具有与栅极260的主体连接的近端、穿过多个间隙274突出的中间部分、以及通过至少第二压电层(阻挡层264)与第一压电层(缓冲层266)分隔的远端。栅极260的主体覆盖多个介电片段中的至少一个介电片段，并且覆盖多个间隙中的至少两个间隙。制造原始器件以适应本文描述的齿状栅极所需的修改可以仅是沉积和图案化介电层272。栅极氧化物层262的厚度也可以调节。

[0066] 在备选实施例中(参照图4)，通过将主体122分为连接至各个齿或齿组的部分，可以分别对齿124进行偏置。然后，晶体管成为多栅极器件。这为电路设计者提供了改进的灵活性，以优化速度和能量或其他特殊的晶体管操作。

[0067] 本文描述的实施例提供的优点是：对于已经生产的器件或者已经确定工艺流程的器件，晶体管的阈值电压可以在一些情况下通过仅改变用于图案化钝化层(以及可能图案化栅极)的掩模来改变，而剩下的工艺流程保持不变。在不改变布局的任何其他元件或工艺流程的情况下，所得到的器件可以具有第二阈值电压，其与第一阈值电压相差0.1伏、0.2伏、0.5伏、1伏或更多。这是相对简单且廉价的改变。在其他实施例中，可能需要其他小的变化。例如，可以修改层的厚度。

[0068] 总之，本文描述的实施例包括修改用于制造场效应晶体管的掩模组的方法。该方法包括用第二掩模或多个第二掩模替换掩模组中的第一掩模或多个第一掩模。使用第一掩模或多个第一掩模制成的异质结场效应晶体管可以类似于图1的器件，其中钝化层116由栅极开口划分，并且栅极110被设置在栅极开口中。使用第二掩模或多个第二掩模制成的异质结场效应晶体管可以类似于图4的器件，其中钝化层116具有由多个间隙分隔的多个介电片段。栅极110包括主体122和多个齿124。齿124具有连接至主体122的近端、穿过多个间隙突出的中间部分、以及至少通过阻挡层106与缓冲层104分隔的远端。主体122覆盖多个介电片段中的至少一个介电片段116a，并且覆盖多个间隙中的至少两个间隙。与沟道中的电流流动方向平行，每个齿124的宽度小于200nm。

[0069] 掩模组的其它方面通常将保持不变。例如，隔离掩模、源极/漏极接触掩模、场板掩模和其它互连掩模不受影响。

[0070] 假设第一场效应晶体管具有第一阈值电压，并且第二场效应晶体管具有第二阈值电压。作为用第二掩模或多个第二掩模替换第一掩模或多个第一掩膜的结果，第二阈值电压与第一阈值不同，例如大于或小于至少0.1伏、0.2伏、0.5伏、1伏或更多。这可以在不改变布局的任何其他元件或者图案化钝化层以及可能图案化栅极的工艺流程的情况下实现。这是相对简单且廉价的改变。在其他实施例中，可能需要其他小的变化。例如，可以改变层厚度。

[0071] 本文描述的方法提供的修改的容易性允许改进的设计灵活性。在具有两个或更多个具有相同阈值电压的传统异质结场效应晶体管的电路中，例如，可以通过改变单个掩模来改变这些晶体管中的每一个以具有不同的阈值电压。例如，如果电路中存在三个异质结场效应晶体管，则第一个可以被修改为具有两个窄齿的栅极，第二个具有三个窄齿的栅极，以及第三个具有两个更宽齿的栅极，所有这些都只通过改变单个掩模来实现。每个得到的晶体管将具有不同的阈值电压。

[0072] 图16示出了示例性数字集成电路设计流程的简化表示。在高层级处，工艺开始于产品理念(模块300)，并且在EDA(电子设计自动化)软件设计工艺中实现(模块310)。当完成设计时，其可以下线(模块327)。在下线之后的一些点处，进行制造工艺(模块350)以及封装和组装工艺(模块360)，最终完成集成电路芯片(结果370)。

[0073] EDA软件设计工艺(模块310)本身由多个模块312-330组成，为了简化以线性方式示出。在实际的集成电路设计工艺中，具体设计可能必须回到通过模块，直到通过特定测试为止。类似地，在任何实际的设计工艺中，这些模块可以不同的顺序和组合来发生。因此，通过上下文和一般的解释来提供本说明，而非作为用于特定集成电路的特定或推荐的设计流程。

[0074] 现在将提供EDA软件设计工艺(模块310)的组成模块的简要描述。

[0075] 系统设计(模块312)：设计者描述他们想要实施的功能、他们可执行假定计划以精炼功能、检查成本等。硬件-软件架构划分可发生在该阶段。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Model Architect、Saber、System Studio和Design 产品。

[0076] 逻辑设计和功能验证(模块314)：在该阶段，写入用于系统中的模块的VHDL或Verilog代码，并且检查设计的功能精度。更具体地，检查设计以确保响应于特定的输入激励产生正确的输出。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括VCS、VERA、Design Magellan、Formality、ESP和LEDA产品。

[0077] 合成以及用于测试的设计(模块316)：这里，VHDL/Verilog被翻译为网表。可以针对目标技术来优化网表。此外，发生允许检查完成芯片的测试的设计和实施。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Design Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX和
产品。

[0078] 网表验证(模块318)：在该模块中，检查网表是否符合定时约束以及是否与VHDL/Verilog源代码对应。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Formality、PrimeTime和VCS产品。

[0079] 设计计划(模块320)：这里，针对定时和顶层路由构造和分析用于芯片的总体平面图。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Astro和Custom Designer产品。

[0080] 物理实施(模块322)：该模块中发生放置(电路元件的定位)和路由(它们的连接)，可以选择库单元以执行指定的逻辑功能。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Astro、IC Compiler和Custom Designer产品。

[0081] 分析和提取(模块324)：在该模块中，在晶体管层级处验证电路功能，这又允许假定精炼。在实施例中，晶体管将为本文所述的齿状栅极异质结场效应晶体管。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括AstroRail、PrimeRail、PrimeTime和Star RC/XT产品。

[0082] 物理验证(模块326)：在该模块中，执行各种检查功能以确保用于制造、电问题、光刻问题和电路的正确性。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Hercules产品。

[0083] 下线(模块327)：该模块提供“下线”数据用于制造(在应用光刻增强之后，如果有的话)用于光刻的掩模，该掩模用于制造完成的芯片。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括IC Compiler和Custom Designer族产品。

[0084] 分辨率增强(模块328)：该模块涉及布局的几何操作，以提高设计的制造性。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括Proteus、ProteusAF和PSMGen产品。

[0085] 掩模数据准备(模块330)：该模块提供掩模制造准备好的“下线”数据用于制造用于光刻的掩模，该掩模用于制造完成的芯片。该模块处可使用的来自Synopsys公司的示例性EDA软件产品包括CATS(R)族产品。

[0086] 集成电路制造流程包括如下并行流程：

[0087] (1)开发用于制造集成电路的各个工艺模块。这可以利用诸如Synopsys工具“Sentaurus Process”、“Sentaurus Topography”和“Sentaurus Lithography”的EDA工具来建模。这里，输入信息包括被仿真的器件的材料、工艺条件(如温度、反应器周围环境、注入能量等)。输出信息是几何结构或掺杂轮廓或应力分布的改变。

[0088] (2)将各个工艺模块集成到完整的工艺流程中。这可以利用诸如Synopsys工具“Syntaurus Process”的EDA工具来建模。这里，输入信息是适当序列中的工艺模块的集合。输出是用于晶体管以及晶体管之间的空间的几何结构、掺杂轮廓和应力分布。

[0089] (3)分析利用该工艺流程制造的晶体管的性能。这可以利用诸如Synopsys工具“Sentaurus Device”的EDA工具来进行。这里，输入信息是模块(2)的输出以及施加于晶体管端子的偏置。输出信息是用于每种偏置组合的电流和电容。

[0090] (4)如果必要，修改工艺模块和工艺流程以实现期望的晶体管性能。这可以通过使用诸如上述Synopsys工具的工具来迭代地进行。

[0091] 一旦工艺流程准备好，其可用于制造来自不同无晶圆公司的多个电路设计。EDA流程312-330将被这些无晶圆公司使用。这里描述的并行流程被用于铸造厂以开发可用于制造来自它们的无晶圆客户的设计的工艺流程。工艺流程与掩模准备330的组合被用于制造任何特定电路。

[0092] 本领域的技术人员应理解，上述EDA流程将例如在布局期间要求最少的修改，以根据本发明的实施例，产生用于制造包括齿状栅极的HFET器件的流程。

[0093] 例如，可以修改异质结场效应晶体管的设计阈值电压：根据为原始晶体管提供的电路设计提供原始异质结场效应晶体管的原始布局，原始晶体管具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、由栅极开口划分的原始介电层(原始介电层位于第二压电层之上)和布置在栅极开口中的原始栅极。然后，使用EDA软件，可以修改原始布局以通过用具有由多个间隙分隔的多个介电片段的修改介电层替换原始介电层以及用修改的栅极替换原始栅极来制造修改布局，其中修改后的栅极具有主体和多个齿，修改栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至修改栅极的主体的近端、穿过多个间隙突出的中间部分和至少通过第二压电层与第一压电层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm。使用修改布局制造的修改异质结场效应晶体管可以具有与原始晶体管的阈值电压不同的修改阈值电压。电压可以相差至少0.1伏、0.5伏、1伏或更多。

[0094] 图17是计算机系统610的简化框图，该计算机系统610可用于实施设计和建模异质结场效应晶体管的软件，结合有本文所述齿状栅极的各个方面。虽然图1至图17指示各个部件执行指定操作，但是应理解，每个部件实际上使计算机系统610以指定的方式操作。

[0095] 计算机系统610通常包括处理器子系统614，其经由总线子系统612与多个外围设备通信。这些外围设备可以包括存储子系统624(包括存储器子系统626和文件存储子系统628)、用户接口输入设备622、用户接口输出设备620和网络接口子系统616。输入和输出设备允许用户与计算机系统610交互。网络接口子系统616向外部网络提供接口，包括针对通信网络618的接口，并且经由通信网络618耦合至其他计算机系统中的对应接口。通信网络
618可以包括许多互连的计算机系统和通信链接。这些通信链接可以是有线链接、光学链接、无线链接或者用于信息通信的任何其他机制，但是通常为基于IP的通信网络。虽然在一个实施例中，通信网络618是因特网，但是在其他实施例中，通信网络618可以是任何适当的计算机网络。

[0096] 网络接口的物理硬件部件有时被称为网络接口卡(NIC)，尽管它们不需要为卡的形式：例如，它们可以是直接固定在母板上的集成电路(IC)和连接器的形式，或者在具有计算机系统的其他部件的单个集成电路芯片上制造的宏单元的形式。

[0097] 用户接口输入设备622可以包括键盘、指向设备(诸如鼠标、跟踪器、触摸板或绘图板)、扫描仪、接入至显示器中的触摸屏、音频输入设备(诸如声音识别系统、麦克风)以及其他类型的输入设备。通常，术语“输入设备”的使用用于包括将信息输入计算机系统610中或计算机网络618上的所有可能类型的设备和方式。

[0098] 用户接口输出设备620可以包括显示子系统、打印机、传真机或者非视觉显示器，诸如音频输出设备。显示子系统可以包括阴极射线管(CRT)、平板设备(诸如液晶显示器(LCD))、投影设备或者用于创建可视图像的一些其他机制。显示子系统还可以提供非视觉显示，诸如经由音频输出设备。通常，术语“输出设备”的使用用于包括从计算机系统610向用户或其他机器或计算机系统输出信息的所有可能类型的设备和方式。

[0099] 存储子系统624存储提供本发明特定实施例的功能的基本编程和数据结构。例如，实施本发明特定实施例的功能的各种模块可以存储在存储子系统624中。这些软件模块通常通过处理器子系统614来执行。这些软件模块以及与本文所述实施例相关的任何其他软件可以非暂态方式存储在计算机可读介质上。

[0100] 存储器子系统626通常包括多个存储器，包括用于在程序执行期间存储指令和数据的主随机存取存储器(RAM)630以及其中存储固定指令的只读存储器(ROM)632。文件存储子系统628提供用于程序和数据文件的永久存储，并且可以包括硬盘驱动、与相关联的可移除介质一起的软盘驱动、CD ROM驱动、光学驱动或者可移除介质盒。实施本发明的特定实施例的功能的数据库和模块可以设置在计算机可读介质(诸如一个或多个CD-ROM)上，并且可以通过文件存储子系统628来存储。其中，主存储器626包含计算机指令，当被处理器子系统614执行时使得计算机系统操作或执行本文所述的功能。如本文所使用的，在“主机”或“计算机”中或上运行的处理和软件响应于主存储器子系统626(包括用于这些指令和数据的任何其他本地或远程存储)中的计算机指令和数据来在处理器子系统614上执行。

[0101] 总线子系统612提供用于使计算机系统610的各种部件和子系统根据需要相互通信的机制。尽管总线子系统612被示意性示为单条总线，但总线子系统的替换实施例可以使用多条总线。

[0102] 计算机系统610本身可以是可变类型，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视、主机、服务器农场或者任何其他数据处理系统或用户设备。由于计算机和网络不断变化的性质，图17所示计算机系统610的描述仅用于示出本发明的优选实施例的目的的特定示例。计算机系统610的许多其他配置可以具有比图17所示计算机系统更多或更少的部件。

[0103] 条款

[0104] 以下条款描述了与本文所讨论的本发明的实施例有关的各种示例的各个方面。

[0105] 条款1.一种场效应晶体管，包括：

[0106] 第一压电层，支持沟道；

[0107] 第二压电层，位于第一压电层之上；

[0108] 介电层，具有由多个间隙分隔的多个介电片段，介电层位于第二压电层之上；

[0109] 栅极，具有主体和多个齿，栅极的主体覆盖多个介电片段中的至少一个介电片段并且覆盖多个间隙中的至少两个间隙，多个齿具有连接至栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端。

[0110] 条款2.根据条款1的场效应晶体管，其中第一压电层和第二压电层基本为晶体III-V族半导体。

[0111] 条款2.1.根据条款1的场效应晶体管，其中第一压电层基本为晶体III-V半导体。

[0112] 条款2.2.根据条款2的场效应晶体管，其中第二压电层基本为晶体III-V半导体。

[0113] 条款2.3.根据条款2的场效应晶体管，其中III-V半导体是III族氮化物半导体。

[0114] 条款2.4条.根据条款2的场效应晶体管，其中III-V族半导体基本为铟、镓或铝的氮化物，或者铟、镓和铝中的任意两种或全部三种的任何组合。

[0115] 条款2.5条.根据条款1的场效应晶体管，其中正好有两个齿。

[0116] 条款3条.根据条款1的场效应晶体管，其中第一压电层和第二压电层在异质结处接触。

[0117] 条款3.1条.根据条款3的场效应晶体管，其中场效应晶体管具有正阈值电压。

[0118] 条款3.2条.根据条款3的场效应晶体管，其中场效应晶体管具有负阈值电压。

[0119] 条款3.3条.根据条款1的场效应晶体管，其中介电层基本为氮化硅。

[0120] 条款4.根据前述条款中任一项的场效应晶体管，其中介电层施加具有大于约100兆帕的绝对值的拉伸或压缩应力。

[0121] 条款5.根据条款4的场效应晶体管，其中在与第二压电层相邻的第一压电层中，由介电层施加的应力创建至少约1x1011/cm2的电子电荷的压电电荷。

[0122] 条款5.1.根据条款4的场效应晶体管，其中应力是压缩的。

[0123] 条款5.2.根据条款4的场效应晶体管，其中应力是拉伸的。

[0124] 条款6.根据条款1、2或3的场效应晶体管，其中与沟道中的电流流动方向平行测量的每个齿的宽度小于约200nm。

[0125] 条款7.根据条款1、2或3的场效应晶体管，还包括：

[0126] 源极，电耦合至第二压电层；以及

[0127] 漏极，电耦合至第二压电层，

[0128] 其中当源极和漏极之间存在电压差并且在栅极和源极之间或栅极和漏极之间没有施加电压时，沟道不导通。

[0129] 条款8.一种修改用于制造异质结场效应晶体管的掩模组的方法，该方法包括：

[0130] 用第二掩模或多个第二掩模替换掩模组中的第一掩模或多个第一掩模，[0131] 其中使用第一掩模或多个第一掩模制成的第一异质结场效应晶体管包括：

[0132] 第一晶体管缓冲层，支持第一晶体管沟道，

[0133] 第一晶体管阻挡层，位于第一晶体管缓冲层之上，其中第一晶体管阻挡层和第一晶体管缓冲层都具有压电特性，

[0134] 第一晶体管介电层，通过栅极开口划分，第一晶体管介电层位于第二晶体管阻挡层之上，以及

[0135] 第一晶体管栅极，设置在栅极开口中，

[0136] 其中使用第二掩模或多个第二掩模制成的第二异质结场效应晶体管包括：

[0137] 第二晶体管缓冲层，支持第二晶体管沟道；

[0138] 第二晶体管阻挡层，位于第二晶体管缓冲层之上，其中第二晶体管阻挡层和第二晶体管缓冲层都具有压电特性，

[0139] 第二晶体管介电层，具有由多个间隙分隔的多个介电片段，第二晶体管介电层位于第二晶体管阻挡层之上，以及

[0140] 第二晶体管栅极，具有主体和多个齿，第二晶体管栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二晶体管阻挡层与第二晶体管缓冲层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm，[0141] 其中第一晶体管具有第一阈值电压，并且第二晶体管具有第二阈值电压；并且[0142] 其中替换步骤用于使第二阈值电压不同于第一阈值电压。

[0143] 条款9.根据条款8的方法，其中第一晶体管缓冲层和第二晶体管缓冲层基本为III-V族半导体。

[0144] 条款10.根据条款8的方法，其中，

[0145] 第一晶体管阻挡层和第一晶体管缓冲层在第一晶体管异质结处接触，以及[0146] 第二晶体管阻挡层和第二晶体管缓冲层在第二晶体管异质结处接触。

[0147] 条款10.1.根据条款10的方法，其中第二阈值电压比第一阈值电压大或小至少0.1伏。

[0148] 条款11.根据条款8-10中任一项的方法，其中第二阈值电压比第一阈值电压大或小至少0.5伏。

[0149] 条款12.一种用于修改异质结场效应晶体管的设计阈值电压的方法，包括以下步骤：

[0150] a)根据为原始晶体管提供的电路设计来提供原始异质结场效应晶体管的原始布局，原始晶体管具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、由栅极开口划分的原始介电层(原始介电层位于第二压电层之上)和设置在栅极开口中的原始栅极；

[0151] b)使用EDA软件，通过以下处理修改原始布局以生成修改布局：

[0152] i)用具有由多个间隙分隔的多个介电片段的修改介电层替代原始介电层；以及[0153] ii)用修改栅极替代原始栅极，其中修改栅极具有主体和多个齿，修改栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至修改栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm，[0154] 其中使用修改布局生成的修改异质结场效应晶体管具有修改的阈值电压，并且使用原始布局生成的原始异质结场效应晶体管具有原始阈值电压，修改阈值电压不同于原始阈值电压。

[0155] 条款13.根据条款12的方法，其中第一压电层和第二压电层在异质结处接触。

[0156] 条款14.根据条款12的方法，其中第一压电层和第二压电层基本为III-V族半导体。

[0157] 条款15.根据条款12至14中任一项的方法，其中修改阈值电压比原始阈值电压大或小至少0.1伏。

[0158] 条款16.根据条款12至14中任一项的方法，其中修改阈值电压比原始阈值电压大或小至少0.5伏。

[0159] 条款17.一种计算机可读介质，其上以非暂态方式存储有多个软件代码部分，软件代码部分限定用于通过以下处理修改异质结场效应晶体管的设计阈值电压的逻辑：

[0160] a)根据为原始晶体管提供的电路设计来提供原始异质结场效应晶体管的原始布局，原始晶体管具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、由栅极开口划分的原始介电层(原始介电层位于第二压电层之上)和设置在栅极开口中的原始栅极；

[0161] b)通过以下处理修改原始布局以生成修改布局：

[0162] i)用具有由多个间隙分隔的多个介电片段的修改介电层替代原始介电层；以及[0163] ii)用修改栅极替代原始栅极，其中修改栅极具有主体和多个齿，修改栅极的主体覆盖多个介电片段中的至少一个介电片段并覆盖多个间隙中的至少两个间隙，多个齿具有连接至修改栅极的主体的近端、穿过多个间隙突出的中间部分以及通过至少第二压电层与第一压电层分隔的远端，与沟道中的电流流动方向平行测量的每个齿的宽度小于200nm，[0164] 其中使用修改布局生成的修改异质结场效应晶体管具有修改的阈值电压，并且使用原始布局生成的原始异质结场效应晶体管具有原始阈值电压，修改阈值电压不同于原始阈值电压。

[0165] 条款18.一种场效应晶体管，包括：

[0166] 第一压电层，支持沟道

[0167] 第二压电层，位于第一压电层之上；

[0168] 介电层，具有由多个间隙分隔的多个介电片段，介电层位于第二压电层之上；以及[0169] 栅极，具有主体以及从主体突出的两个或更多个齿，齿设置在主体和沟道区之间，其中介电层的多个片段中的片段被设置在一个齿和相邻齿之间。

[0170] 条款19.根据条款18的场效应晶体管，其中第一压电层和第二压电层基本为晶体III-V族半导体。

[0171] 条款19.1.根据条款18的场效应晶体管，其中第一压电层基本为晶体III-V半导体。

[0172] 条款19.2.根据条款18的场效应晶体管，其中第二压电层基本为晶体III-V半导体。

[0173] 条款20.根据条款18或19的场效应晶体管，其中第一压电层和第二压电层在异质结处接触。

[0174] 条款20.1.根据条款20的场效应晶体管，其中场效应晶体管具有正阈值电压。

[0175] 条款20.2.根据条款20的场效应晶体管，其中场效应晶体管具有负阈值电压。

[0176] 条款21.根据条款18或19的场效应晶体管，其中介电层施加具有大于约100兆帕的绝对值的拉伸或压缩应力。

[0177] 条款22.根据条款18或19的场效应晶体管，其中与沟道中的电流流动方向平行测量的每个齿的宽度小于约200nm。

[0178] 条款23.根据条款18或19的场效应晶体管，进一步包括：

[0179] 源极，电耦合至第二压电层；以及

[0180] 漏极，电耦合至第二压电层，

[0181] 其中当源极和漏极之间存在电压差并且在栅极和源极之间或栅极和漏极之间没有施加电压时，沟道不导通。

[0182] 条款24.一种设计集成电路器件的方法，包括：

[0183] 使用计算机系统，为实施集成电路设计的三维集成电路器件提供仿真模型，[0184] 该集成电路器件具有支持沟道的第一压电层、位于第一压电层之上的第二压电层、具有由多个间隙分隔的多个介电片段的介电层(介电层位于第二压电层之上)以及具有主体和从主体突出的两个或更多齿的栅极，齿设置在主体和沟道区之间，其中介电层的多个片段中的片段设置在一个齿和相邻齿之间；以及

[0185] 利用该模型来仿真集成电路设计的一个方面。

[0186] 条款25.根据条款24的方法，其中第一压电层和第二压电层在异质结处接触。

[0187] 条款26.根据条款24的方法，其中第一压电层和第二压电层基本为III-V族半导体。

[0188] 条款27.根据条款24至26中任一项的方法，其中与沟道中的电流流动方向平行测量的每个齿的宽度小于约200nm。

[0189] 条款28.一种电子设计自动化(EDA)系统，具有处理器和非暂态计算机可读存储介质，非暂态计算机可读存储介质存储第一软件代码部分和第二软件代码部分，[0190] 其中当由处理器执行时，第一软件代码部分规划实施集成电路设计的三维集成电路器件的布局，该布局识别；

[0191] a)第一压电层，支持沟道；

[0192] b)第二压电层，位于第一压电层之上；

[0193] c)介电层，具有由多个间隙分隔的多个介电片段；以及

[0194] d)栅极，具有主体以及从主体突出的两个或更多个齿，齿设置在主体和沟道区之间，其中介电层的多个片段中的片段被设置在一个齿和相邻齿之间；

[0195] 其中当由处理器执行时，第二软件代码部分生成数据文件以限定多个掩模，多个掩模包括：

[0196] a)用于图案化多个介电片段和多个间隙的第一掩模；以及

[0197] b)用于图案化栅极的第二掩模。

[0198] 条款29.根据条款28的EDA系统，其中第一压电层和第二压电层在异质结处接触。

[0199] 条款30.根据条款28或29的EDA系统，其中第一压电层和第二压电层基本为III-V族半导体。

[0200] 条款30.1.根据条款28的EDA系统，其中与沟道中的电流流动方向平行测量的每个齿的宽度小于约200nm。

[0201] 申请人在此公开了本文所述的每个单独特征以及两个或更多个这样的特征的任意组合，就这些特征或组合而言，能够根据本领域技术人员的一般知识基于本说明书来执行，而不论这些特征或特征组合是否解决了本文公开的任何问题，并且不限于权利要求的范围。申请人指出，本发明的各方面可以由任何这样的特征或特征组合组成。

[0202] 特别且没有限制地，尽管本文单独描述了许多发明方面，但是将理解，许多可以彼此组合或一起使用。所有这些组合都包含在本文档的范围内。

[0203] 为了说明和描述的目的，提供了前面关于本发明优选实施例的描述。这不是排他性的或者将本发明限于所公开的精确形式。显然，许多修改和变化对本领域技术人员来说是显而易见的。特别且不限制地，本文相对于任何一个实施例所描述、建议或结合的任何和所有变化也将被考虑到关于所有其它实施例的教导。为了最好地解释本发明的原理及其实际应用，选择和描述本文所述实施例，从而使本领域技术人员理解本发明的各种实施例，并且使各种修改适合于特定的预期使用。

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