用于监测温度不稳定性的测试电路
阅读：1发布：2023-01-06
专利汇可以提供用于监测温度不稳定性的测试电路专利检索，专利查询，专利分析的服务。并且一种测试 电路 包括：第一 逻辑 门 ，接收测试 信号 或第一 电压 ；第二 逻辑门 ，接收测试信号；第三逻辑门，接收第一逻辑门的输出、第二逻辑门的输出或第二电压；第四逻辑门，接收第一逻辑门的输出或第二逻辑门的输出；以及电源电路，当第一逻辑门接收第一电压并且第三逻辑门接收第二电压时，通过向第二逻辑门和第四逻辑门供电来防止第二逻辑门和第四逻辑门被驱动。，下面是用于监测温度不稳定性的测试电路专利的具体信息内容。
1.一种测试电路，包括：
第一逻辑门，配置为接收测试信号或第一电压；
第二逻辑门，配置为接收所述测试信号；
第三逻辑门，配置为接收所述第一逻辑门的输出、所述第二逻辑门的输出或者第二电压；
第四逻辑门，配置为接收所述第一逻辑门的输出或所述第二逻辑门的输出；以及电源电路，配置为当所述第一逻辑门接收所述第一电压并且所述第三逻辑门接收所述第二电压时，通过向所述第二逻辑门和所述第四逻辑门供电来防止所述第二逻辑门和所述第四逻辑门被驱动。
2.根据权利要求1所述的测试电路，进一步包括：
开关电路，配置为在所述第一逻辑门或所述第二逻辑门接收所述测试信号之前，向所述第一逻辑门提供所述第一电压并且向所述第三逻辑门提供所述第二电压。
3.根据权利要求2所述的测试电路，其中，向所述第一逻辑门提供所述第一电压并且向所述第三逻辑门提供所述第二电压使得所述第一逻辑门和所述第三逻辑门的传播延迟变为大于所述第二逻辑门和所述第四逻辑门的传播延迟。
4.根据权利要求2所述的测试电路，其中，所述开关电路进一步配置为：
连接所述第一逻辑门至所述第四逻辑门中的两个以使得所述测试信号通过所述第一逻辑门至所述第四逻辑门中的所述两个而输出。
5.根据权利要求4所述的测试电路，其中，当所述开关电路连接所述第一逻辑门和所述第四逻辑门时测试信号的延迟时间大于当所述开关电路连接所述第二逻辑门和所述第四逻辑门时测试信号的延迟时间。
6.根据权利要求4所述的测试电路，其中，当所述开关电路连接所述第二逻辑门和所述第三逻辑门时测试信号的延迟时间大于当所述开关电路连接所述第二逻辑门和所述第四逻辑门时测试信号的延迟时间。
7.根据权利要求4所述的测试电路，其中，当所述开关电路连接所述第一逻辑门和所述第三逻辑门时测试信号的延迟时间大于当所述开关电路连接所述第二逻辑门和所述第四逻辑门时测试信号的延迟时间。
8.根据权利要求1所述的测试电路，其中，所述第一逻辑门至所述第四逻辑门彼此相同。
9.根据权利要求8所述的测试电路，其中，所述第一逻辑门至所述第四逻辑门中的每一个是反相器。
10.一种测试电路，包括：
第一逻辑门和第二逻辑门，并联连接在第一节点和第二节点之间；
第三逻辑门和第四逻辑门，并联连接在所述第二节点和第三节点之间；以及开关电路，配置为选择所述第一逻辑门和所述第二逻辑门之一以及选择所述第三逻辑门和所述第四逻辑门之一。
11.根据权利要求10所述的测试电路，其中，在测试信号输入到所述第一节点之前，所述第一逻辑门和所述第三逻辑门中的每一个接收第一电压或第二电压作为输入。
12.根据权利要求11所述的测试电路，进一步包括：
电源电路，配置为当所述第一逻辑门和所述第三逻辑门中的每一个接收所述第一电压或所述第二电压时，通过向所述第二逻辑门和所述第四逻辑门供电来防止所述第二逻辑门和所述第四逻辑门被驱动。
13.根据权利要求11所述的测试电路，其中
所述第一逻辑门至所述第四逻辑门彼此相同，以及
由所述第一逻辑门和所述第三逻辑门接收所述第一电压或所述第二电压使得所述第一逻辑门和所述第三逻辑门的传播延迟变为大于所述第二逻辑门和所述第四逻辑门的传播延迟。
14.根据权利要求11所述的测试电路，其中
所述测试信号输入到所述第一节点并且从所述第三节点输出，以及
所述开关电路选择所述第一逻辑门和所述第三逻辑门时测试信号的延迟时间大于所述开关电路选择所述第二逻辑门和所述第四逻辑门时所述测试信号的延迟时间。
15.根据权利要求11所述的测试电路，其中
所述测试信号输入到所述第一节点并且从所述第三节点输出，以及
所述开关电路选择所述第一逻辑门和所述第四逻辑门时测试信号的延迟时间大于所述开关电路选择所述第二逻辑门和所述第四逻辑门时所述测试信号的延迟时间。
16.根据权利要求11所述的测试电路，其中
所述测试信号输入到所述第一节点并且从所述第三节点输出，以及
所述开关电路选择所述第二逻辑门和所述第三逻辑门时所述测试信号的延迟时间大于所述开关电路选择所述第二逻辑门和所述第四逻辑门时所述测试信号的延迟时间。
17.根据权利要求10所述的测试电路，其中，所述第一逻辑门至所述第四逻辑门彼此相同。
18.一种测试电路，包括：
第一逻辑门，配置为通过第一输入开关电路接收测试信号或第一电压，并且通过第一输出开关输出第一延迟信号；
第二逻辑门，配置为通过第二输入开关电路接收所述测试信号，并且通过第二输出开关输出第二延迟信号；
第三逻辑门，配置为通过第三输入开关电路接收所述第一延迟信号、所述第二延迟信号或第二电压，并且通过第三输出开关输出第三延迟信号；
第四逻辑门，配置为通过第四输入开关电路接收所述第一延迟信号或所述第二延迟信号，并且通过第四输出开关输出第四延迟信号；以及
电源电路，配置为当所述第一逻辑门接收所述第一电压并且所述第三逻辑门接收所述第二电压时，通过向所述第二逻辑门和所述第四逻辑门供电来防止所述第二逻辑门和所述第四逻辑门被驱动，
其中，所述第一输入开关电路至所述第四输入开关电路彼此相同，所述第一输出开关至所述第四输出开关彼此相同，以及所述第一逻辑门至所述第四逻辑门彼此相同。
19.根据权利要求18所述的测试电路，其中，所述第一电压由所述第一逻辑门接收以及所述第二电压由所述第三逻辑门接收使得所述第一逻辑门和所述第三逻辑门的传播延迟变为大于所述第二逻辑门和所述第四逻辑门的传播延迟。
20.根据权利要求19所述的测试电路，进一步包括：
控制电路，配置为控制所述第一输入开关电路至所述第四输入开关电路以及所述第一输出开关至所述第四输出开关，以使得所述测试信号通过第一逻辑门至第四逻辑门中的两个而输出。
用于监测温度不稳定性的测试电路
[0001] 对相关申请的交叉引用
技术领域
[0003] 本申请涉及测试电路，并且更具体地，涉及监测负偏置温度不稳定性(NBTI)和正偏置温度不稳定性(PBTI)的测试电路。
背景技术
[0004] 晶体管可能由于偏置或温度而受到应力。由于应力，晶体管的可靠性可能降低。晶体管的可靠性的降低还可能降低包含晶体管的集成电路的寿命，即，产品的寿命，并且可能导致产品的故障。因此，期望在测试(或制造)过程中评估晶体管的可靠性。
[0005] 由于NBTI或PBTI，晶体管的阈值电压可能增加，因此漏极电流可能减小。在传统的测试方法中，已经测试了反相器链的传播延迟或环形振荡器的时钟特性(例如，频率或占空比)用以评估NBTI和PBTI。然而，传统的测试方法不单独地评估NBTI和PBTI，并且不评估晶体管在劣化之前的可靠性。发明内容
[0006] 一些示例实施例提供了监测负偏置温度不稳定性(NBTI)和正偏置温度不稳定性(PBTI)的测试电路。
[0007] 根据一些示例实施例，测试电路可以包括：第一逻辑门，接收测试信号或第一电压；第二逻辑门，接收测试信号；第三逻辑门，接收第一逻辑门的输出、第二逻辑门的输出或第二电压；第四逻辑门，接收第一逻辑门的输出或第二逻辑门的输出；以及电源电路，当第一逻辑门接收第一电压并且第三逻辑门接收第二电压时，通过向第二逻辑门和第四逻辑门供电来防止第二逻辑门和第四逻辑门被驱动。
[0008] 根据一些示例实施例，测试电路可以包括：第一逻辑门和第二逻辑门，并联连接在第一节点和第二节点之间；第三逻辑门和第四逻辑门，并联连接在第二节点和第三节点之间；以及开关电路，选择第一逻辑门和第二逻辑门之一以及第三逻辑门和第四逻辑门之一。
[0009] 根据一些示例实施例，测试电路可以包括：第一逻辑门，通过第一输入开关电路接收测试信号或第一电压并且通过第一输出开关输出第一延迟信号；第二逻辑门，通过第二输入开关电路接收测试信号并且通过第二输出开关输出第二延迟信号；第三逻辑门，通过第三输入开关电路接收第一延迟信号、第二延迟信号或第二电压并且通过第三输出开关输出第三延迟信号；第四逻辑门，通过第四输入开关电路接收第一延迟信号或第二延迟信号并且通过第四输出开关输出第四延迟信号；以及电源电路，当第一逻辑门接收第一电压并且第三逻辑门接收第二电压时，通过向第二逻辑门和第四逻辑门供电来防止第二逻辑门和第四逻辑门被驱动。第一输入开关电路至第四输入开关电路可以彼此相同，第一输出开关至第四输出开关可以彼此相同，并且第一逻辑门至第四逻辑门可以彼此相同。附图说明
[0010] 通过参考附图的描述，一些示例实施例的以上和其他目的和特征将变得明显。
[0011] 图1是示出根据一些示例实施例的测试电路的框图。
[0012] 图2是示出用于使图1的测试电路的一些晶体管劣化的开关电路的操作的视图。
[0013] 图3是示出根据一些示例实施例的包括电源电路的测试电路的框图。
[0014] 图4至图7是示出根据一些示例实施例的测试电路的操作的框图。
[0015] 图8是示出如图4至图7所示的测试信号、参考信号、NBTI监测信号、PBTI监测信号、以及NBTI和PBTI监测信号的时序图。
[0016] 图9是示出根据一些示例实施例的用于劣化和测试并联的多个逻辑门的测试电路的框图。
[0017] 图10是示出根据一些示例实施例的用于劣化和测试串联的多于两个的逻辑门的测试电路的框图。
[0018] 图11是示出根据一些示例实施例的用于测试与非(NAND)门的劣化的测试电路的框图。
[0019] 图12是示出根据一些示例实施例的用于测试或非(NOR)门的劣化的测试电路的框图。
[0020] 图13是示出如图1至图7以及图9至图12所示的开关的框图。
[0021] 图14是示出根据一些示例实施例的测试系统的框图。
[0022] 图15是示出图14的测试系统的测试方法的流程图。
具体实施方式
[0023] 下面，以使得本领域普通技术人员可以容易地实现示例实施例的程度，可以详细地并且清楚地描述一些示例实施例。
[0024] 图1是示出根据一些示例实施例的测试电路的框图。测试电路100可以测量晶体管的可靠性。由于负偏置温度不稳定性(NBTI)或正偏置温度不稳定性(PBTI)，晶体管的阈值电压可能增加，因此漏极电流可能减小。测试电路100可以通过使用由晶体管组成的逻辑门来测量由于NBTI或PBTI引起的晶体管的劣化程度。
[0025] 参考图1，测试电路100可以包括第一反相器111至第四反相器114以及开关电路130。第一反相器111至第四反相器114可以是用于测量半导体元件的劣化特性的逻辑门。反相器在图1中示出为逻辑门的示例。然而，一些示例实施例可以不限于此。
[0026] 第一反相器111至第四反相器114可以布置在输入端子和输出端子之间。详细地，第一反相器111和第二反相器112可以并联连接在第一节点n1和第二节点n2之间。第三反相器113和第四反相器114可以并联连接在第二节点n2和第三节点n3之间。开关电路130可以选择第一反相器111至第四反相器114。由开关电路130选择的反相器可以电连接在输入端子和输出端子之间，而未选择的反相器可以不在输入端子和输出端子之间电连接。详细地，开关电路130可以选择第一反相器111和第二反相器112之一，并且可以选择第三反相器113和第四反相器114之一。
[0027] 这里，输入端子可以指用于测试电路100从外部接收测试信号的焊盘、端子、端口或节点，并且输入端子可以连接到第一节点n1。如在以上描述中那样，输出端子可以指用于测试电路100向外部输出测试信号的焊盘、端子、端口或节点，并且输出端子可以连接到第三节点n3。
[0028] 开关电路130可以包括：与第一反相器111连接的第一输入开关电路121和第一输出开关151、与第二反相器112连接的第二输入开关电路122和第二输出开关152、与第三反相器113连接的第三输入开关电路123和第三输出开关153以及与第四反相器114连接的第四输入开关电路124和第四输出开关154。
[0029] 第一输入开关电路121可以包括第一电源开关131和第一输入开关141。第二输入开关电路122可以包括第二电源开关132和第二输入开关142。第三输入开关电路123可以包括第三电源开关133和第三输入开关143。第四输入开关电路124可以包括第四电源开关134和第四输入开关144。
[0030] 第一反相器111可以通过第一电源开关131接收与逻辑“0”相对应的第一电压，或者可以通过第一输入开关141接收施加到输入端子的信号。第一反相器111可以反转输入信号并且可以通过第一输出开关151输出第一延迟信号。
[0031] 第二反相器112可以通过第二输入开关142接收施加到输入端子的信号。第二反相器112可以反转输入信号并且可以通过第二输出开关152输出第二延迟信号。第二电源开关132、第二输入开关142、第二输出开关152和第二反相器112可以是第一电源开关131、第一输入开关141、第一输出开关151和第一反相器111的复制电路。
[0032] 第三反相器113可以通过第三电源开关133接收与逻辑“1”相对应的第二电压，或者可以通过第三输入开关143接收第一延迟信号和第二延迟信号之一。第三反相器113可以反转输入信号并且可以通过第三输出开关153输出第三延迟信号。
[0033] 第四反相器114可以通过第四输入开关144接收第一延迟信号和第二延迟信号之一。第四反相器114可以反转输入信号并且可以通过第四输出开关154输出第四延迟信号。第四电源开关134、第四输入开关144、第四输出开关154和第四反相器114可以是第三电源开关133、第三输入开关143、第三输出开关153和第三反相器113的复制电路。
[0034] 尽管未在图1中示出，第一电压和第二电压可以作为电源供给到第一反相器111至第四反相器114。例如，第一电压可以是VSS(源极供给电压)，而第二电压可以是VDD(漏极供给电压)。下面，根据一些示例实施例，将描述使测试电路100的一些晶体管劣化的方法。
[0035] 图2是示出用于使图1的测试电路的一些晶体管劣化的开关电路的操作的视图。为了简化说明，在图2中省略了指示开关电路130的虚线。
[0036] 参考图2，详细地示出了第一反相器111。第一反相器111可以包括第一P型金属氧化物半导体(PMOS)晶体管MP1和第一N型金属氧化物半导体(NMOS)晶体管MN1。第一PMOS晶体管MP1的栅极和第一NMOS晶体管MN1的栅极可以彼此电连接以形成第一反相器111的输入端子。第一PMOS晶体管MP1的漏极和第一NMOS晶体管MN1的漏极可以彼此电连接以形成第一反相器111的输出端子。第一电压可以作为电源供给到第一NMOS晶体管MN1的源极，并且第二电压可以作为电源供给到第一PMOS晶体管MP1的源极。第三反相器113可以包括第三PMOS晶体管MP3和第三NMOS晶体管MN3，并且可以与第一反相器111相似或相同。
[0037] 包括第一电源开关131和第三电源开关133的开关电路可以配置为向第一反相器111提供第一电压并且向第三反相器113提供第二电压。详细地，可以接通第一电源开关131以使第一PMOS晶体管MP1劣化。第一电压可以通过第一电源开关131施加到第一PMOS晶体管MP1的栅极。如上所述，第一电压可以是与逻辑“0”相对应的VSS。可替代地，第一电压可以预先设置为VSS或低于VSS的电平，以用于使第一PMOS晶体管MP1劣化。
[0038] 可以接通第三电源开关133以使第三NMOS晶体管MN3劣化。第二电压可以通过第三电源开关133施加到第三NMOS晶体管MN3的栅极。如上所述，第二电压可以是与逻辑“1”相对应的VDD。可替代地，第二电压可以预先设置为VDD或高于VDD的电平，以用于使第三NMOS晶体管MN3劣化。
[0039] 在一些示例实施例中，为了使第一PMOS晶体管MP1和第三NMOS晶体管MN3劣化，可以预先确定分别地向第一PMOS晶体管MP1和第三NMOS晶体管MN3施加第一电压和第二电压的时间以及在施加时间期间的温度。另外，考虑到产品的寿命，可以预先确定施加第一电压和第二电压的时间和温度。例如，在测试过程中的晶圆老化中，可以依赖于设定条件在给定时间期间将热量施加到第一PMOS晶体管MP1和第三NMOS晶体管MN3。如果依赖于设定条件将第一电压和第二电压分别地施加到第一PMOS晶体管MP1的栅极和第三NMOS晶体管MN3的栅极，则可以使第一PMOS晶体管MP1劣化(例如，NBTI)，并且可以使第三NMOS晶体管MN3劣化(例如，PBTI)。
[0040] 为了减少或防止除了第一PMOS晶体管MP1和第三NMOS晶体管MN3之外的测试电路100的剩余的晶体管的劣化，可以仅接通第一电源开关131和第三电源开关133，并且可以关断剩余的开关132、134、141至144以及151至154。在这种情况下，可以不使剩余的开关132、
134、141至144以及151至154所包括的晶体管劣化。详细地，开关可以包括NMOS晶体管、PMOS晶体管或者NMOS和PMOS晶体管。在关断条件下，第一电压可以施加到NMOS晶体管，并且第二电压可以施加到PMOS晶体管。因此，如果开关关断，则可以使开关的一个(或多个)晶体管不劣化。
134、141至144以及151至154所包括的晶体管劣化。详细地，开关可以包括NMOS晶体管、PMOS晶体管或者NMOS和PMOS晶体管。在关断条件下，第一电压可以施加到NMOS晶体管，并且第二电压可以施加到PMOS晶体管。因此，如果开关关断，则可以使开关的一个(或多个)晶体管不劣化。
[0041] 另外，如果仅接通第一电源开关131和第三电源开关133并且关断剩余的开关132、134、141至144以及151至154，则第二反相器112和第四反相器114的晶体管(未示出)的栅极可以浮置。因此，可以不使第二反相器112和第四反相器114的晶体管(未示出)劣化。
[0042] 当使第一反相器111和第三反相器113劣化时，可以不使第二反相器112和第四反相器114劣化。为了仅评估第一反相器111的劣化程度，第二反相器112可以与第一反相器111相似或相同。另外，第二输入开关电路122可以与第一输入开关电路121相似或相同，并且第二输出开关152可以与第一输出开关151相似或相同。因此，通过将施加到输入端子的测试信号通过第一反相器111的情况与该测试信号通过第二反相器112的情况进行比较，可以精确地评估第一反相器111的NBTI。
[0043] 如在以上描述中那样，为了仅评估第三反相器113的劣化程度，第四反相器114可以与第三反相器113相似或相同。另外，第四输入开关电路124可以与第三输入开关电路123相似或相同，并且第四输出开关154可以与第三输出开关153相似或相同。因此，通过将施加到输入端子的测试信号通过第三反相器113的情况与该测试信号通过第四反相器114的情况进行比较，可以精确地评估第三反相器113的PBTI。
[0044] 图3是示出根据一些示例实施例的包括电源电路的测试电路的框图。参考图3，测试电路200可以包括第一反相器211至第四反相器214、第一输入开关电路221至第四输入开关电路224、第一输出开关251至第四输出开关254以及电源电路260。第一输入开关电路221可以包括第一电源开关231和第一输入开关241，第二输入开关电路222可以包括第二电源开关232和第二输入开关242，第三输入开关电路223可以包括第三电源开关233和第三输入开关243，以及第四输入开关电路224可以包括第四电源开关234和第四输入开关244。
[0045] 这里，第一反相器211至第四反相器214、第一输入开关电路221至第四输入开关电路224以及第一输出开关251至第四输出开关254可以实施和操作为与图1和图2中的那些相似或相同。
[0046] 与图1和图2的测试电路100相比，图3的测试电路200可以进一步包括电源电路260，用于减少或防止第二反相器212和第四反相器214的晶体管(未示出)的劣化。如图2中那样，可以仅接通第一电源开关231和第三电源开关233，并且可以关断剩余的开关232、
234、241至244以及251至254。也就是说，当第一反相器211接收第一电压并且第三反相器
213接收第二电压时，电源电路260可以向第二反相器212和第四反相器214中的每一个供电，使得第二反相器212和第四反相器214不被驱动(或不被操作)。如在本公开中所讨论地，驱动逻辑门指的是，例如，将超过晶体管的阈值电压的一个或多个电压施加到在逻辑门中所包括的晶体管，使得晶体管被有意地接通。
234、241至244以及251至254。也就是说，当第一反相器211接收第一电压并且第三反相器
213接收第二电压时，电源电路260可以向第二反相器212和第四反相器214中的每一个供电，使得第二反相器212和第四反相器214不被驱动(或不被操作)。如在本公开中所讨论地，驱动逻辑门指的是，例如，将超过晶体管的阈值电压的一个或多个电压施加到在逻辑门中所包括的晶体管，使得晶体管被有意地接通。
[0047] 如果第二电源开关232和第四电源开关234以及第二输入开关242和第四输入开关244关断，则第二反相器212和第四反相器214的晶体管(未示出)的栅极可以浮置，并且第二反相器212和第四反相器214可以不被电源电路260驱动。因此，在使第一反相器211的PMOS晶体管和第三反相器213的NMOS晶体管劣化时，可以不使第二反相器212和第四反相器214的晶体管(未示出)劣化。
[0048] 详细地，电源电路260可以配置为在第一电源开关231和第三电源开关233接通的劣化模式期间，将VSS作为电源供给到第二反相器212和第四反相器214中的每一个。电源电路260可以配置为在除了劣化模式之外的一个(或多个)任何其他模式期间，将VDD作为电源供给到第二反相器212和第四反相器212和214中的每一个。例如，电源电路260可以包括用于供给VDD的PMOS晶体管、用于供给VSS的NMOS晶体管以及用于确定是否操作上述晶体管的控制电路。下面，将描述评估第一反相器211的PMOS晶体管的NBTI和第三反相器213的NMOS晶体管的PBTI的方法。
[0049] 图4至图7是示出根据一些示例实施例的测试电路的操作的框图。为了简化说明，在图4至图7中省略指示第一输入开关电路至第四输入开关电路的虚线。参考图4至图7，测试电路300可以包括第一反相器311至第四反相器314、第一电源开关331至第四电源开关334、第一输入开关341至第四输入开关344以及第一输出开关351至第四输出开关354。测试电路300可以对应于在第一电源开关131或231和第三电源开关133或233接通之后的图2或图3的测试电路100或200，因此使PMOS和NMOS晶体管劣化。
[0050] 由于NBTI，第一反相器311的传播延迟可能大于第二反相器312的传播延迟。另外，由于PBTI，第三反相器313的传播延迟可能大于第四反相器314的传播延迟。因此，可以通过比较第一反相器311至第四反相器314的传播延迟来精确地测试NBTI和PBTI。
[0051] 参考图4至图7，可以将测试信号施加到输入端子。测试信号可以是用于评估NBTI及/或PBTI的信号，例如，测试信号可以是时钟信号。在图4至图7中，可以关断第一电源开关331至第四电源开关334中的所有。
[0052] 图4可以涉及用于输出参考信号的测试电路300。这里，参考信号可以指示未由于NBTI或PBTI而延迟的信号。图5可以涉及用于输出NBTI监测信号的测试电路300。图6可以涉及用于输出PBTI监测信号的测试电路300，以及图7可以涉及用于输出NBTI和PBTI监测信号的测试电路300。
[0053] 参考图4，为了输出参考信号，可以接通第二输入开关342、第二输出开关352、第四输入开关344和第四输出开关354，并且可以关断剩余的开关。测试信号可以顺序地通过第二反相器312和第四反相器314。
[0054] 参考信号可以是与第二输入开关342、第二反相器312、第二输出开关352、第四输入开关344、第四反相器314和第四输出开关354的传播延迟之和延迟一样多的测试信号。因此，参考信号可以是未由于第一反相器311的PMOS晶体管的NBTI或第三反相器313的NMOS晶体管的PBTI而延迟的信号。
[0055] 参考图5，为了输出NBTI监测信号，可以接通第一输入开关341、第一输出开关351、第四输入开关344以及第四输出开关354，并且可以关断剩余的开关。测试信号可以顺序地通过第一反相器311和第四反相器314。
[0056] NBTI监测信号可以是与第一输入开关341、第一反相器311、第一输出开关351、第四输入开关344、第四反相器314以及第四输出开关354的传播延迟之和延迟一样多的测试信号。因此，由于第一反相器311的PMOS晶体管的NBTI，NBTI监测信号可以比参考信号延迟更多。这里，因为NBTI监测信号没有通过第三反相器313，所以NBTI监测信号可以未由于第三反相器313的NMOS晶体管的PBTI而延迟。
[0057] 参考图6，为了输出PBTI监测信号，可以接通第二输入开关342、第二输出开关352、第三输入开关343以及第三输出开关353，并且可以关断剩余的开关。测试信号可以顺序地通过第二反相器312和第三反相器313。
[0058] PBTI监测信号可以是与第二输入开关342、第二反相器312、第二输出开关352、第三输入开关343、第三反相器313以及第三输出开关353的传播延迟之和延迟一样多的测试信号。因此，由于第三反相器313的NMOS晶体管的PBTI，PBTI监测信号可以比参考信号延迟更多。这里，因为PBTI监测信号没有通过第一反相器311，所以PBTI监测信号可以未由于第一反相器311的PMOS晶体管的NBTI而延迟。
[0059] 参考图7，为了输出NBTI和PBTI监测信号，可以接通第一输入开关341、第一输出开关351、第三输入开关343以及第三输出开关353，并且可以关断剩余的开关。测试信号可以顺序地通过第一反相器311和第三反相器313。
[0060] NBTI和PBTI监测信号可以是与第一输入开关341、第一反相器311、第一输出开关351、第三输入开关343、第三反相器313以及第三输出开关353的传播延迟之和延迟一样多的测试信号。因此，由于第一反相器311的PMOS晶体管的NBTI和第三反相器313的NMOS晶体管的PBTI，NBTI和PBTI监测信号可以比参考信号延迟更多。另外，NBTI和PBTI监测信号可以比NBTI监测信号和PBTI监测信号延迟更多。
[0061] 总而言之，包括第一输入开关341至第四输入开关344以及第一输出开关351至第四输出开关354的开关电路可以配置为电连接第一反相器311至第四反相器314中的两个，使得测试信号通过第一反相器311至第四反相器314中的两个输出。
[0062] 图8是示出如图4至图7所示的测试信号、参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的时序图。
[0063] 在T1处，测试信号可以从逻辑“0”改变为逻辑“1”。在T1处可以形成测试信号的上升沿。如上所述，测试信号可以作为时钟信号施加到测试电路300的输入端子。
[0064] 在T2处，参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号中的每一个可以从逻辑“0”改变为逻辑“1”。在测试信号从逻辑“0”改变为逻辑“1”的情况下，第一反相器311的PMOS晶体管关断，并且第三反相器313的NMOS晶体管关断。因此，在T2处可以等同地形成参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的上升沿。
[0065] 根据一些示例实施例，可以同时地形成参考信号和监测信号的上升沿。为此，第一反相器311至第四反相器314可以彼此相似或相同，第一电源开关331至第四电源开关334可以彼此相似或相同，第一输入开关341至第四输入开关344可以彼此相似或相同，以及第一输出开关351至第四输出开关351至354可以彼此相似或相同。
[0066] 具体地，因为用于劣化的第一电压或第二电压未施加到第二反相器312和第四反相器314，所以测试电路300可以不包括第二电源开关332和第四电源开关334。然而，在测试电路300包括第二电源开关332和第四电源开关334的情况下，第二电源开关332可以将作为哑(dummy)开关的第一电源开关331的负载提供给第二反相器312的输入端子，并且第四电源开关334可以将作为哑开关的第三电源开关333的负载提供给第四反相器314的输入端子。
[0067] 也就是说，第一反相器311至第四反相器314的输入端子的负载可以彼此相似或相同。如在以上描述中那样，第一反相器311至第四反相器314的输出端子的负载可以彼此相似或相同。在T2处可以同时地形成参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的上升沿。
[0068] 在T3处，测试信号可以从逻辑“1”改变为逻辑“0”。在T3处可以形成测试信号的下降沿。
[0069] 在T4处，参考信号可以从逻辑“1”改变为逻辑“0”。在T4处可以形成参考信号的下降沿。参考信号可以是延迟与tPD一样多的测试信号。“tPD”可以是第二输入开关342、第二反相器312、第二输出开关352、第四输入开关344、第四反相器314以及第四输出开关354的传播延迟之和。“tPD”可以不包括由NBTI或PBTI引起的延迟。
[0070] 在T5处，NBTI监测信号可以从逻辑“1”改变为逻辑“0”。在T5处可以形成NBTI监测信号的下降沿。NBTI监测信号可以是延迟与“tPD+tD1”一样多的测试信号。“tPD+tD1”可以是第一输入开关341、第一反相器311、第一输出开关351、第四输入开关344、第四反相器314以及第四输出开关354的传播延迟之和。“tD1”可以指示由于第一反相器311的PMOS晶体管的NBTI引起的延迟。
[0071] 在T6处，PBTI监测信号可以从逻辑“1”改变为逻辑“0”。在T6处可以形成PBTI监测信号的下降沿。PBTI监测信号可以是延迟与“tPD+tD2”一样多的测试信号。“tPD+tD2”可以是第二输入开关342、第二反相器312、第二输出开关352、第三输入开关343、第三反相器313以及第三输出开关353的传播延迟之和。“tD2”可以指示由于第三反相器313的NMOS晶体管的PBTI的延迟。在图8中，示例被示出为“tD2”大于“tD1”。然而，“tD2”可以与“tD1”相同或者小于“tD1”。
[0072] 在T7处，NBTI和PBTI监测信号可以从逻辑“1”改变为逻辑“0”。在T7处可以形成NBTI和PBTI监测信号的下降沿。NBTI和PBTI监测信号可以是延迟与“tPD+tD3”一样多的测试信号。“tPD+tD3”可以是第一输入开关341、第一反相器311、第一输出开关351、第三输入开关343、第三反相器313以及第三输出开关353的传播延迟之和。“tD3”可以指示由于第一反相器311的PMOS晶体管的NBTI和第三反相器313的NMOS晶体管的PBTI引起的延迟。
[0073] 在T8处，作为时钟信号，测试信号可以从逻辑“0”改变为逻辑“1”。在T9处，参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号中的每一个可以从逻辑“0”改变为逻辑“1”。
[0074] 通过评估或测量来自于参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的“tPD”、“tPD+tD1”、“tPD+tD2”以及“tPD+tD3”，可以测试由于NBTI引起的延迟、由于PBTI引起的延迟以及由于NBTI和PBTI引起的延迟。
[0075] 参考图8，由于NBTI和PBTI，参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的占空比可以彼此不同。因此，通过评估或测量参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的占空比，可以测试“tD1”、“tD2”以及“tD3”。
[0076] 根据一些示例实施例，即使在第一反相器311的PMOS晶体管和第三反相器313的NMOS晶体管劣化之后，也可以分别测试未由于NBTI和PBTI而延迟的参考信号、由于NBTI而延迟的信号、由于PBTI而延迟的信号以及由于NBTI和PBTI而延迟的信号。
[0077] 图8中参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的上升沿示出为同时地或在同一时间点形成。如果通过第一电压使第一反相器311劣化并且通过第二电压使第三反相器313劣化，参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的上升沿可以在不同的时间点形成，而其下降沿可以同时地或在同一时间点形成。即，图8的时序图仅是示例。
[0078] 图9是示出根据一些示例实施例的用于劣化和测试并联的多个逻辑门的测试电路的框图。测试电路400可以包括第一反相器411至第四反相器414以及开关电路430。通常，集成电路中使用的逻辑门的尺寸、种类、配置以及扇出可以是多样的。根据一些示例实施例的测试电路可以劣化并且测试集成电路中使用的各种逻辑门。图9可以涉及三个反相器并联连接的示例。
[0079] 与图1至图7的反相器相比，第一反相器411可以由至少两个或更多个反相器组成。在图9中，示例被示出为第一反相器411由三个反相器组成并且三个反相器并联连接。第二反相器412至第四反相器414中的每一个可以与第一反相器411相似或相同。
[0080] 开关电路430可以与上述开关电路130相似或相同。通过第一电压可以使第一反相器411的三个PMOS晶体管劣化，并且通过第二电压使第三反相器413的三个NMOS晶体管劣化。下面，输出参考信号、NBTI监测信号、PBTI监测信号以及NBTI和PBTI监测信号的方法可以与参考图4至图8描述的方法相似。
[0081] 图10是示出根据一些示例实施例的用于劣化和测试串联的多于两个逻辑门的测试电路的框图。参考图10，测试电路500可以包括多个第一反相器511至514、多个第二反相器521至524以及开关电路530。在图1至图7中，示例被示出为两个反相器连接在输入端子和输出端子之间。然而，一些示例实施例可以不限于此。图10可以指的是在输入端子和输出端子之间布置有至少两个或更多个反相器的情况。
[0082] 多个第一反相器511至514和多个第二反相器521至524可以布置在输入端子和输出端子之间。多个第一反相器511至514的数量可以是至少两个或更多个，并且多个第二反相器521至524的数量也可以是至少两个或更多个。多个第一反相器511至514可以与图1至图7的第一反相器和第三反相器相似地或相同地操作。多个第二反相器521至524可以与图1至图7的第二反相器和第四反相器相似地或相同地操作。
[0083] 如在图2的开关电路130中那样，开关电路530可以使多个第一反相器511至514劣化。多个第一反相器511至514中的每一个可以通过开关电路530接收第一电压或第二电压作为输入。可以通过第一电压或第二电压使多个第一反相器511至514的晶体管劣化。
[0084] 开关电路530的开关的操作可以与图3至图7的开关的操作相似。开关电路530可以配置为选择多个第一反相器511至514和多个第二反相器521至524。多个第一反相器511至514的数量、多个第二反相器521至524的数量以及由开关电路530选择的反相器的数量可以彼此相似或相同。开关电路530可以将输入端子、从多个第一反相器511至514和多个第二反相器521至524中选择的反相器以及输出端子依次电连接。
[0085] 详细地，开关电路530可以选择多个第二反相器521至524以输出参考信号(参考图4和图8)。在这种情况下，测试信号的延迟时间可以小于选择多个第一反相器511至514的全部或部分的情况。这里，测试信号的延迟时间指示测试信号施加到输入端子的时间点到测试信号从输出端子输出的时间点之间的时间差。
[0086] 开关电路530可以选择多个第一反相器511至514以输出NBTI和PBTI监测信号(参考图7和图8)。在这种情况下，测试信号的延迟时间可以大于由开关电路530仅选择多个第二反相器521至524的情况下测试信号的延迟时间。
[0087] 开关电路530可以选择多个第一反相器511至514中的至少一个以及多个第二反相器521至524中的至少一个，以输出NBTI监测信号或PBTI监测信号(参考图5、图6和图8)。在这种情况下，测试信号可以交替地通过多个第一反相器511至514中的至少一个和多个第二反相器521至524中的至少一个。测试信号的延迟时间可以大于由开关电路530仅选择多个第二反相器521至524的情况下测试信号的延迟时间。
[0088] 也就是说，开关电路530可以选择并联连接在第一节点n1和第二节点n2之间的反相器511和521之一、并联连接在第二节点n2和第三节点n3之间的反相器512和522之一、并联连接在第四节点n4和第五节点n5之间的反相器513和523之一以及并联连接在第五节点n5和第六节点n6之间的反相器514和524之一。开关电路530可以与上述方式相似的方式选择图10中未示出的反相器。
[0089] 在一些示例实施例中，测试电路500可以进一步包括与图3的电源电路260相似的电源电路(未示出)。电源电路可以配置为向多个第二反相器521至524中的每一个供电，使得当多个第一反相器511至514中的每一个接收第一电压或第二电压时，多个第二反相器521至524中的每一个不被驱动。
[0090] 图11是示出根据一些示例实施例的用于测试与非(NAND)门的劣化的测试电路的框图。参考图11，测试电路600可以包括多个第一NAND门611至614、多个第二NAND门621至624以及开关电路630。如上所述，在集成电路中使用的逻辑门的种类可以是多样的。图11可以涉及NAND门的劣化测试。
[0091] 多个第一NAND门611至614中的每一个可以包括两个输入端子(例如，2输入NAND门)，并且可以通过两个输入端子之一接收VDD。因此，多个第一NAND门611至614可以与图10的多个第一反相器511至514相似地或相同地操作。如在以上描述中那样，多个第二NAND门621至624中的每一个可以包括两个输入端子(例如，2输入NAND门)，并且可以通过两个输入端子之一接收VDD。因此，多个第二NAND门621至624可以与图10的多个第二反相器521至524相似地或相同地操作。开关电路630可以与图10的开关电路530相似地或相同地操作。这里，NAND门的输入的数量不限于所示出的输入的数量。
[0092] 图12是示出根据一些示例实施例的用于测试或非(NOR)门的劣化的测试电路的框图。参考图12，测试电路700可以包括多个第一NOR门711至714、多个第二NOR门721至724以及开关电路730。图12可以涉及NOR门的劣化测试。
[0093] 多个第一NOR门711至714中的每一个可以包括两个输入端子(例如，2输入NOR门)，并且可以通过两个输入端子之一接收VSS。因此，多个第一NOR门711至714可以与图10的多个第一反相器511至514相似地或相同地操作。如在以上描述中那样，多个第二NOR门721至724中的每一个可以包括两个输入端子(例如，2输入NOR门)，并且可以通过两个输入端子之一接收VSS。因此，多个第二NOR门721至724可以与图10的多个第二反相器521至524相似地或相同地操作。开关电路730可以与图10的开关电路530相似地或相同地操作。这里，NOR门的输入的数量不限于所示出的输入的数量。
[0094] 图13是示出如图1至图7以及图9至图12中所示的开关的框图。开关800可以依赖于控制信号对ST和SB来电连接第一节点N1和第二节点N2。详细地，开关800可以包括依赖于互补控制信号SB来电连接第一节点N1和第二节点N2的PMOS晶体管801，以及依赖于控制信号ST来电连接第一节点N1和第二节点N2的NMOS晶体管802。PMOS晶体管801和NMOS晶体管802可以并联连接。
[0095] 图14是示出根据一些示例实施例的测试系统的框图。参考图14，测试系统1000可以包括测试电路1100、控制电路1200、时钟发生器1300以及时钟检测器1400。
[0096] 测试电路1100可以包括第一反相器1111至第四反相器1114、第一电源开关1131至第四电源开关1134、第一输入开关1141至第四输入开关1144以及第一输出开关1151至第四输出开关1154。图14的测试电路1100可以指的是通过使用图13的开关800来实施图1至图7的测试电路100、200或300的情况。测试电路1100可以操作为与参考图1至图7描述的测试电路100、200或300相似。
[0097] 第一电源开关1131可以依赖于第一控制信号对ST1和SB1来向第一反相器1111提供第一电压，并且第三电源开关1133可以依赖于第一控制信号对ST1和SB1来向第三反相器1113提供第二电压。在一些示例实施例中，第二电源开关1132和第四电源开关1134可以一直关断，因为第一电压施加到其NMOS晶体管的栅极并且第二电压施加到其PMOS晶体管的栅极。
[0098] 第一输入开关1141至第四输入开关1144以及第一输出开关1151至第四输出开关1154可以根据第二控制信号对ST2[4:1]和SB2[4:1]而关断或接通。第一输入开关1141至第四输入开关1144以及第一输出开关1151至第四输出开关1154可以操作为与图1至图7的输入开关和输出开关相似。
[0099] 控制电路1200可以产生第一控制信号对ST1和SB1以及第二控制信号对ST2[4:1]和SB2[4:1]。详细地，控制电路1200可以产生第一控制信号对ST1和SB1，用于使第一反相器1111的PMOS晶体管和第三反相器1113的NMOS晶体管劣化。控制电路1200可以在劣化后产生第二控制信号对ST2[4:1]和SB2[4:1]使得时钟发生器1300的时钟通过第一反相器1111至第四反相器1114中的至少两个输出。
[0100] 时钟发生器1300可以产生时钟信号作为测试信号(参考图8的测试信号)。例如，时钟发生器1300可以包括用于产生时钟信号的振荡器、延迟锁定环(DLL)、锁相环(PLL)等。可替代地，时钟发生器1300可以缓冲从测试系统1000的外部施加的时钟信号。
[0101] 时钟检测器1400可以接收从测试电路1100输出的时钟信号。时钟检测器1400可以检测输出的时钟信号的频率、占空比等。例如，时钟检测器1400可以包括在与逻辑“1”或逻辑“0”相对应的输出的时钟信号的周期期间操作的计数器电路。时钟检测器1400可以确定从测试电路1100输出的时钟信号，并且可以确定晶体管的劣化程度。
[0102] 图15是示出图14中的测试系统的测试方法的流程图。
[0103] 在操作S110中，控制电路1200可以通过向逻辑门提供第一电压和第二电压来使逻辑门劣化。在图14中，控制电路1200可以产生第一控制信号对ST1和SB1，可以将第一电压提供给第一反相器1111以及可以将第二电压提供给第三反相器1113。操作S110可以指示例如在集成电路测试过程中的晶圆老化。
[0104] 在操作S120中，时钟检测器1400可以监测通过由第一电压劣化的逻辑门的测试信号。在图14中，控制电路1200可以产生第二控制信号对ST2[1]和SB2[1]以及ST2[4]和SB2[4]，并且可以在时钟发生器1300和时钟检测器1400之间连接第一相器1111和第四反相器1114。
[0105] 在操作S130中，时钟检测器1400可以监测通过由第二电压劣化的逻辑门的测试信号。在图14中，控制电路1200可以产生第二控制信号对ST2[2]和SB2[2]以及ST2[3]和SB2[3]，并且可以在时钟发生器1300和时钟检测器1400之间连接第二反相器1112和第三反相器1113。
[0106] 在操作S140中，时钟检测器1400可以监测通过由第一电压和第二电压劣化的逻辑门的测试信号。在图14中，控制电路1200可以产生第二控制信号对ST2[1]和SB2[1]以及ST2[3]和SB2[3]，并且可以在时钟发生器1300和时钟检测器1400之间连接第一反相器1111和第三反相器1113。
[0107] 在操作S150中，时钟检测器1400可以监测通过未劣化的逻辑门的测试信号。在图14中，控制电路1200可以产生第二控制信号对ST2[2]和SB2[2]以及ST2[4]和SB2[4]，并且可以在时钟发生器1300和时钟检测器1400之间连接第二反相器1112和第四反相器1114。在一些示例实施例中，操作S120至S150的顺序不是如图15中所示。例如，可以以任何顺序执行操作S120至操作S150。
[0108] 根据一些示例实施例，即使在晶体管劣化之后，也可以分别地测试到未由于NBTI和PBTI而延迟的参考信号，由于NBTI而延迟的信号、由于PBTI而延迟的信号以及由于NBTI和PBTI而延迟的信号。
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