基于双互锁结构的抗辐照D锁存器
阅读：650发布：2023-12-30
专利汇可以提供基于双互锁结构的抗辐照D锁存器专利检索，专利查询，专利分析的服务。并且基于双互 锁 结构的抗辐照D锁存器，属于集成 电路 可靠性中的抗核加固领域。解决了传统抗辐照D锁存器所需 硬件 多、功耗高、延迟时间长以及虽然可实现抗双 节点 翻转，但存在抗双节点翻转能 力 差，甚至无法实现对双节点翻转的容错的问题。本 发明 包括NMOS晶体管N1至N19、PMOS晶体管P1至P19和一个 反相器 I1，所用器件少，结构简单，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的 信号 只通过一个传输 门 就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明可以为高 辐射 环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。，下面是基于双互锁结构的抗辐照D锁存器专利的具体信息内容。
1.基于双互锁结构的抗辐照D锁存器，其特征在于，包括NMOS晶体管N1至N19、PMOS晶体管P1至P19和一个反相器I1；
晶体管P15至P19的源极和晶体管N15至N19的漏极同时连接后，作为锁存器的数据输入端D；
晶体管N15至N19的栅极、晶体管P14的栅极和反相器I1的输入端连接后，作为锁存器的时钟信号CLK的输入端；
晶体管P14的漏极、晶体管N14的漏极、晶体管P19的漏极和晶体管N19的源极连接后，作为锁存器的输出端Q；
晶体管P15至P19的栅极、晶体管N14的栅极和反相器I1的输出端同时连接；
晶体管P1的漏极、晶体管N1的栅极、晶体管P3的栅极、晶体管N3的漏极、晶体管P13的栅极和晶体管N13的栅极连接后，作为节点n1；
晶体管P15的漏极、晶体管N15的源极、晶体管P1至P2的栅极、晶体管N1至N2的漏极、晶体管P4的漏极和晶体管N4的栅极连接后，作为节点n2；
晶体管P2的漏极、晶体管N2的栅极、晶体管P5的栅极和晶体管N5的漏极连接后，作为节点n3；
晶体管P16的漏极、晶体管N16的源极、晶体管P5的漏极、晶体管N5的栅极、晶体管P7的栅极、晶体管N7的漏极、晶体管P10的漏极和晶体管N10的栅极连接后，作为节点n4；
晶体管P10的栅极、晶体管N10的漏极、晶体管N12的栅极和晶体管P12的源极连接后，作为节点n5；
晶体管P17的漏极、晶体管N16的源极、晶体管P9的漏极、晶体管N9的栅极、晶体管N11的漏极、晶体管P11的栅极、晶体管N12的漏极和晶体管P12的栅极连接后，作为节点n6；
晶体管P8的栅极、晶体管N8的漏极、晶体管N11的栅极和晶体管P11的源极连接后，作为节点n7；
晶体管P17的漏极、晶体管N16的源极、晶体管P3的漏极、晶体管N3的栅极、晶体管P6的栅极、晶体管N6的漏极、晶体管P8的漏极和晶体管N8的栅极连接后，作为节点n8；
晶体管P4的栅极、晶体管N4的漏极、晶体管P6的漏极、晶体管N6的栅极、晶体管P7的漏极、晶体管N7的栅极、晶体管P9的栅极和晶体管N9的漏极连接后，作为节点n9；
晶体管P1至P13的源极均与供电电源连接，晶体管N1至N13的源极均与电源地连接，晶体管P13的漏极与晶体管P14的源极连接，晶体管N14的源极与晶体管N13的漏极连接。
2.根据权利要求1所述的基于双互锁结构的抗辐照D锁存器，其特征在于，时钟信号CLK为高电平“1”时，锁存器导通，时钟信号CLK为低电平“0”时，锁存器锁存。
3.根据权利要求1所述的基于双互锁结构的抗辐照D锁存器，其特征在于，包括正常工作状态和容错工作状态。
4.根据权利要求3所述的基于双互锁结构的抗辐照D锁存器，其特征在于，正常工作状态包括如下情况：
情况一：假设锁存器的数据输入端D＝1；
(1)当CLK＝1时，NMOS晶体管N3、N4、N5、N8、N9、N10、N15至N19均打开，NMOS晶体管N1、N2、N6、N7、N11、N12、N13、N14均关闭；PMOS晶体管P3、P4、P5、P8、P9、P10、P13、P15至P19均打开，PMOS晶体管P1、P2、P6、P7、P11、P12、P14均关闭，此时，n2＝n4＝n6＝n8＝Q＝1，n1＝n3＝n5＝n7＝n9＝0；
(2)当CLK＝0时，NMOS晶体管N15至19关闭，PMOS晶体管P14开启，因此，输出端Q将通过导通的PMOS晶体管P13、P14连通供电电源电压VDD，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；
情况二：假设锁存器的数据输入端D＝0；
(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N2、N6、N7、N11、N12、N13、N15至N19均打开，NMOS晶体管N3、N4、N5、N8、N9、N10、N14均关闭，PMOS晶体管P1、P2、P6、P7、P11、P12、P15至P19均打开，PMOS晶体管P3、P4、P5、P8、P9、P10、P13、P14均关闭，此时，n2＝n4＝n6＝n8＝Q＝
0，n1＝n3＝n5＝n7＝n9＝1；
(2)当CLK＝0时，NMOS晶体管N15至N19和PMOS晶体管P15至P19关闭，NMOS晶体管N14开启，因此，输出端Q将通过导通的NMOS晶体管N13、N14连接GND。由于内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态。
5.根据权利要求3所述的基于双互锁结构的抗辐照D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
锁存器敏感节点为n1、n2、n3、n4、n5、n6、n7、n8和n9，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。
基于双互锁结构的抗辐照D锁存器
技术领域
背景技术
[0002] 在航天航空以及地面高辐射应用中，D锁存器需要进行抗辐照的加固保护，主要是为了防止所保存的数据被外界辐射粒子所改变。传统的抗辐照D锁存器一般是采用三模冗余来进行加固，缺点是所需硬件多(高达102个晶体管)、功耗高、延迟时间长，以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错。因此，以上存在的问题亟需解决。
发明内容
[0003] 本发明是为了解决传统的抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题，本发明提供了一种基于双互锁结构的抗辐照D锁存器。
[0004] 基于双互锁结构的抗辐照D锁存器，包括NMOS晶体管N1至N19、PMOS晶体管P1至P19和一个反相器I1；
[0005] 晶体管P15至P19的源极和晶体管N15至N19的漏极同时连接后，作为锁存器的数据输入端D；
[0007] 晶体管P14的漏极、晶体管N14的漏极、晶体管P19的漏极和晶体管N19的源极连接后，作为锁存器的输出端Q；
[0008] 晶体管P15至P19的栅极、晶体管N14的栅极和反相器I1的输出端同时连接；
[0009] 晶体管P1的漏极、晶体管N1的栅极、晶体管P3的栅极、晶体管N3的漏极、晶体管P13的栅极和晶体管N13的栅极连接后，作为节点n1；
[0010] 晶体管P15的漏极、晶体管N15的源极、晶体管P1至P2的栅极、晶体管N1至N2的漏极、晶体管P4的漏极和晶体管N4的栅极连接后，作为节点n2；
[0011] 晶体管P2的漏极、晶体管N2的栅极、晶体管P5的栅极和晶体管N5的漏极连接后，作为节点n3；
[0012] 晶体管P16的漏极、晶体管N16的源极、晶体管P5的漏极、晶体管N5的栅极、晶体管P7的栅极、晶体管N7的漏极、晶体管P10的漏极和晶体管N10的栅极连接后，作为节点n4；
[0013] 晶体管P10的栅极、晶体管N10的漏极、晶体管N12的栅极和晶体管P12的源极连接后，作为节点n5；
[0014] 晶体管P17的漏极、晶体管N16的源极、晶体管P9的漏极、晶体管N9的栅极、晶体管N11的漏极、晶体管P11的栅极、晶体管N12的漏极和晶体管P12的栅极连接后，作为节点n6；
[0015] 晶体管P8的栅极、晶体管N8的漏极、晶体管N11的栅极和晶体管P11的源极连接后，作为节点n7；
[0016] 晶体管P17的漏极、晶体管N16的源极、晶体管P3的漏极、晶体管N3的栅极、晶体管P6的栅极、晶体管N6的漏极、晶体管P8的漏极和晶体管N8的栅极连接后，作为节点n8；
[0017] 晶体管P4的栅极、晶体管N4的漏极、晶体管P6的漏极、晶体管N6的栅极、晶体管P7的漏极、晶体管N7的栅极、晶体管P9的栅极和晶体管N9的漏极连接后，作为节点n9；
[0018] 晶体管P1至P13的源极均与供电电源连接，晶体管N1至N13的源极均与电源地连接，
[0019] 晶体管P13的漏极与晶体管P14的源极连接，晶体管N14的源极与晶体管N13的漏极连接。
[0020] 优选的是，时钟信号CLK为高电平“1”时，锁存器导通，时钟信号CLK为低电平“0”时，锁存器锁存。
[0021] 优选的是，所述的基于双互锁结构的抗辐照D锁存器，包括正常工作状态和容错工作状态。
[0022] 正常工作状态包括如下情况：
[0023] 情况一：假设锁存器的数据输入端D＝1；
[0024] (1)当CLK＝1时，NMOS晶体管N3、N4、N5、N8、N9、N10、N15至N19均打开，NMOS晶体管N1、N2、N6、N7、N11、N12、N13、N14均关闭；PMOS晶体管P3、P4、P5、P8、P9、P10、P13、P15至P19均打开，PMOS晶体管P1、P2、P6、P7、P11、P12、P14均关闭，此时，n2＝n4＝n6＝n8＝Q＝1，n1＝n3＝n5＝n7＝n9＝0；
[0025] (2)当CLK＝0时，NMOS晶体管N15至19关闭，PMOS晶体管P14开启，因此，输出端Q将通过导通的PMOS晶体管P13、P14连通供电电源电压VDD，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；
[0026] 情况二：假设锁存器的数据输入端D＝0；
[0027] (1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N2、N6、N7、N11、N12、N13、N15至N19均打开，NMOS晶体管N3、N4、N5、N8、N9、N10、N14均关闭，PMOS晶体管P1、P2、P6、P7、P11、P12、P15至P19均打开，PMOS晶体管P3、P4、P5、P8、P9、P10、P13、P14均关闭，此时，n2＝n4＝n6＝n8＝Q＝0，n1＝n3＝n5＝n7＝n9＝1；
[0028] (2)当CLK＝0时，NMOS晶体管N15至N19和PMOS晶体管P15至P19关闭，NMOS晶体管N14开启，因此，输出端Q将通过导通的NMOS晶体管N13、N14连接GND。由于内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态；
[0029] 容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
[0030] 锁存器敏感节点为n1、n2、n3、n4、n5、n6、n7、n8和n9，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。
[0031] 原理分析：容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，基于双互锁结构的抗辐照D锁存器容错工作状态分析如下：当时钟CLK＝0，n2＝n4＝n6＝n8＝Q＝1，n1＝n3＝n5＝n7＝n9＝0，上述n1至n9敏感节点中的一个或两个发生翻转时的具体情形如下：
[0032] 1、当节点n1被翻转到1的时候，PMOS晶体管P3将被关闭，但是由于节点n8的电压一直是1，所以NMOS管N3将会被打开，节点n1将被拉回到原来的0。
[0033] 2、当节点n2被翻转到0的时候，NMOS晶体管N4被关闭，但是由于节点n9的电压一直是0，所以PMOS管P4一直打开，节点n2将被恢复至1。
[0034] 3、当节点n3被翻转到1的时候，PMOS晶体管P5被关闭，但是由于节点n4的状态一直是1，所以NMOS晶体管N5将会一直被打开，节点n3将会被拉回到原来的0状态。
[0035] 4、当节点n4被翻转到0的时候，NMOS晶体管N10被关闭，但是由于节点n5的电压一直是0，所以PMOS管P10一直打开，节点n4将被恢复至1。
[0036] 5、当节点n5被翻转到1的时候，PMOS晶体管P10被关闭，但是由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。
[0037] 6、当节点n6被翻转到0的时候，NMOS晶体管N9被关闭，但是由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。
[0038] 7、当节点n7被翻转到1的时候，PMOS晶体管P8被关闭，但是由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。
[0039] 8、当节点n8翻转到0的时候，NMOS管N8将被关闭，但是由于节点n7电压一直是0，所以PMOS晶体管P8将会被一直打开，节点n8将被拉回到原来的1状态。
[0040] 9、当节点n9被翻转到1的时候，PMOS晶体管P4、P9被关闭，但是由于节点n2、n6的状态一直是1，所以NMOS晶体管N4、N9将会一直被打开，节点n9将会被拉回到原来的0状态。
[0041] 10、当节点n1和n2发生翻转时，PMOS晶体管P3和NMOS管N4将被关闭，但是由于节点n9电压一直是0且节点n8电压一直是1，从而导致PNOS管P4将会一直打开，节点n2将会恢复到1状态，同时，NMOS管N3也会一直打开，所以节点n1可以被恢复至0。
[0042] 11、当节点n1和n3发生翻转时，PMOS晶体管P3和P5将会被关闭，但是由于节点n8和n4的电压一直保持不变，导致NMOS管N5将会一直打开，节点n3将会恢复到0状态；同时，NMOS管N3也会一直打开，导致节点n1恢复至原来的0状态。
[0043] 12、当节点n1和n4发生翻转时，PMOS晶体管P3将被关闭，NMOS晶体管N10被关闭，但是由于节点n5的电压一直是0，所以PMOS管P10一直打开，节点n4将被恢复至1。由于节点n8的电压一直是1，所以NMOS管N3将会被打开，节点n1将被拉回到原来的0。
[0044] 13、当节点n1和n5发生翻转时，PMOS晶体管P3将被关闭，PMOS晶体管P10被关闭，由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。由于节点n8的电压一直是1，所以NMOS管N3将会被打开，节点n1将被拉回到原来的0。
[0045] 14、当节点n1和n6发生翻转时，PMOS晶体管P3将被关闭，NMOS晶体管N9被关闭，但是由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。由于节点n8的电压一直是1，所以NMOS管N3将会被打开，节点n1将被拉回到原来的0。
[0046] 15、当节点n1和n7发生翻转时，PMOS晶体管P3将被关闭，PMOS晶体管P8被关闭，但是由于节点n8的状态一直是1，所以NMOS晶体管N8、N3将会一直被打开，节点n7、n1将会被拉回到原来的0状态。
[0047] 16、当节点n1和n8发生翻转时，PMOS晶体管P3和NMOS管N8将被关闭，但是由于节点n7的电压一直是0状态，从而使PMOS管P8一直打开，此时n8节点电压将会恢复至原来的1状态，进而导致NMOS管N3被打开，节点n1电压将会恢复至原来的0状态。
[0048] 17、当节点n1和n9发生翻转时，PMOS晶体管P3将被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n6的状态一直是1，所以NMOS晶体管N9将会一直被打开，节点n9将会被拉回到原来的0状态。由于节点n8的电压一直是1，所以NMOS管N3将会被打开，节点n1将被拉回到原来的0。
[0049] 18、当节点n2和n3发生翻转时，NMOS晶体管N4被关闭，PMOS晶体管P5被关闭，但是由于节点n4的状态一直是1，所以NMOS晶体管N5将会一直被打开，节点n3将会被拉回到原来的0状态。由于节点n9的电压一直是0，所以PMOS管P4一直打开，节点n2将被恢复至1。
[0050] 19、当节点n2和n4发生翻转时，NMOS晶体管N4被关闭，NMOS晶体管N10被关闭，但是由于节点n5的电压一直是0，所以PMOS管P10一直打开，节点n4将被恢复至1。由于节点n9的电压一直是0，所以PMOS管P4一直打开，节点n2将被恢复至1。
[0051] 20、当节点n2和n5发生翻转时，NMOS晶体管N4被关闭，PMOS晶体管P10被关闭，由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。由于节点n9的电压一直是0，所以PMOS管P4一直打开，节点n2将被恢复至1。
[0052] 21、当节点n2和n6发生翻转时，NMOS晶体管N4被关闭，NMOS晶体管N9被关闭，但是由于节点n9的电压一直是0，所以PMOS管P9、P4一直打开，节点n6和n2将被恢复至1。
[0053] 22、当节点n2和n7发生翻转时，NMOS晶体管N4被关闭，PMOS晶体管P8被关闭，但是由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。由于节点n9的电压一直是0，所以PMOS管P4一直打开，节点n2将被恢复至1。
[0054] 23、当节点n2和n8发生翻转时，NMOS晶体管N4被关闭，NMOS管N8将被关闭，由于节点n7电压一直是0，所以PMOS晶体管P8将会被一直打开，节点n8将被拉回到原来的1状态。由于节点n9的电压一直是0，所以PMOS管P4一直打开，节点n2将被恢复至1。
[0055] 24、当节点n2和n9发生翻转时，NMOS晶体管N4被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n6的状态一直是1，所以NMOS晶体管N9将会一直被打开，节点n9将会被拉回到原来的0状态。然后，PMOS管P4打开，节点n2将被恢复至1。
[0056] 25、当节点n3和n4发生翻转时，PMOS晶体管P5被关闭，NMOS晶体管N10被关闭，但是由于节点n5的电压一直是0，所以PMOS管P10一直打开，节点n4将被恢复至1。然后，NMOS晶体管N5将会被打开，节点n3将会被拉回到原来的0状态。
[0057] 26、当节点n3和n5发生翻转时，PMOS晶体管P5被关闭，PMOS晶体管P10被关闭，但是由于节点n4的状态一直是1，所以NMOS晶体管N10、N5将会一直被打开，节点n5、n3将会被拉回到原来的0状态。
[0058] 27、当节点n3和n6发生翻转时，PMOS晶体管P5被关闭，NMOS晶体管N9被关闭，但是由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。由于节点n4的状态一直是1，所以NMOS晶体管N5将会一直被打开，节点n3将会被拉回到原来的0状态。
[0059] 28、当节点n3和n7发生翻转时，PMOS晶体管P5被关闭，PMOS晶体管P8被关闭，但是由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。由于节点n4的状态一直是1，所以NMOS晶体管N5将会一直被打开，节点n3将会被拉回到原来的0状态。
[0060] 29、当节点n3和n8发生翻转时，PMOS晶体管P5被关闭，NMOS管N8将被关闭，但是由于节点n7电压一直是0，所以PMOS晶体管P8将会被一直打开，节点n8将被拉回到原来的1状态。由于节点n4的状态一直是1，所以NMOS晶体管N5将会一直被打开，节点n3将会被拉回到原来的0状态。
[0061] 30、当节点n3和n9发生翻转时，PMOS晶体管P5被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n6的状态一直是1，所以NMOS晶体管N9将会一直被打开，节点n9将会被拉回到原来的0状态。由于节点n4的状态一直是1，所以NMOS晶体管N5将会一直被打开，节点n3将会被拉回到原来的0状态。
[0062] 31、当节点n4和n5发生翻转时，NMOS晶体管N10被关闭，PMOS晶体管P10被关闭，但是由于节点n3的电压一直是0，所以PMOS管P5一直打开，节点n4将被恢复至1。然后，NMOS晶体管N10将会被打开，节点n5将会被拉回到原来的0状态。
[0063] 32、当节点n4和n6发生翻转时，NMOS晶体管N10被关闭，NMOS晶体管N9被关闭，但是由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。由于节点n3的电压一直是0，所以PMOS管P5一直打开，节点n4将被恢复至1。
[0064] 33、当节点n4和n7发生翻转时，NMOS晶体管N10被关闭，PMOS晶体管P8被关闭，由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。由于节点n3的电压一直是0，所以PMOS管P5一直打开，节点n4将被恢复至1。
[0065] 34、当节点n4和n8发生翻转时，NMOS晶体管N10被关闭，NMOS管N8将被关闭，但是由于节点n7电压一直是0，所以PMOS晶体管P8将会被一直打开，节点n8将被拉回到原来的1状态。由于节点n3的电压一直是0，所以PMOS管P5一直打开，节点n4将被恢复至1。
[0066] 35、当节点n4和n9发生翻转时，NMOS晶体管N10被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n2、n6的状态一直是1，所以NMOS晶体管N4、N9将会一直被打开，节点n9将会被拉回到原来的0状态。由于节点n3的电压一直是0，所以PMOS管P5一直打开，节点n4将被恢复至1。
[0067] 36、当节点n5和n6发生翻转时，PMOS晶体管P10被关闭，NMOS晶体管N9被关闭，但是由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。
[0068] 37、当节点n5和n7发生翻转时，PMOS晶体管P10被关闭，PMOS晶体管P8被关闭，但是由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。
[0069] 38、当节点n5和n8发生翻转时，PMOS晶体管P10被关闭，NMOS管N8将被关闭，但是由于节点n7电压一直是0，所以PMOS晶体管P8将会被一直打开，节点n8将被拉回到原来的1状态。由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。
[0070] 39、当节点n5和n9发生翻转时，PMOS晶体管P10被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n2、n6的状态一直是1，所以NMOS晶体管N4、N9将会一直被打开，节点n9将会被拉回到原来的0状态。由于节点n4的状态一直是1，所以NMOS晶体管N10将会一直被打开，节点n5将会被拉回到原来的0状态。
[0071] 40、当节点n6和n7发生翻转时，NMOS晶体管N9被关闭，PMOS晶体管P8被关闭，但是由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。
[0072] 41、当节点n6和n8发生翻转时，NMOS晶体管N9被关闭，NMOS管N8将被关闭，但是由于节点n7电压一直是0，所以PMOS晶体管P8将会被一直打开，节点n8将被拉回到原来的1状态。由于节点n9的电压一直是0，所以PMOS管P9一直打开，节点n6将被恢复至1。
[0073] 42、当节点n6和n9发生翻转时，NMOS晶体管N9被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n2的状态一直是1，所以NMOS晶体管N4将会一直被打开，节点n9将会被拉回到原来的0状态。然后，晶体管P9将被打开，节点n6将被恢复至1。
[0074] 43、当节点n7和n8发生翻转时，PMOS晶体管P8被关闭，NMOS管N8将被关闭，由于节点n1状态没有发生改变，所以PMOS晶体管P3将会一直被打开，节点n8将被拉回到原来的1状态。然后，晶体管N8将被打开，节点n7将被拉回到原来的0状态。
[0075] 44、当节点n7和n9发生翻转时，PMOS晶体管P8被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n2、n6的状态一直是1，所以NMOS晶体管N4、N9将会一直被打开，节点n9将会被拉回到原来的0状态。由于节点n8的状态一直是1，所以NMOS晶体管N8将会一直被打开，节点n7将会被拉回到原来的0状态。
[0076] 45、当节点n8和n9发生翻转时，NMOS管N8将被关闭，PMOS晶体管P4、P9被关闭，但是由于节点n2、n6的状态一直是1，所以NMOS晶体管N4、N9将会一直被打开，节点n9将会被拉回到原来的0状态。由于节点n1状态没有发生改变，所以PMOS晶体管P3将会一直被打开，节点n8将被拉回到原来的1状态。
[0077] 综上，当9个敏感节点中的一个或两个发生翻转时，通过上述的分析，可以发现，总有两个或两个以上的节点没有发生改变，通过其保存的值，这些翻转的状态都可以恢复。
[0078] 本发明的发明构思为根据双互锁结构，使得每个双互锁单元里面的三个敏感节点与其它三个双互锁单元共用，从而实现了对双节点翻转的加固设计。因此，本发明可以将翻转节点的状态恢复至原来正确的状态，且大部分晶体管都可以使用最小尺寸来设计，使得漏区敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。
[0079] 本发明带来的有益效果是，
[0080] (1)本发明共有38个晶体管和1个反相器，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。
[0081] (2)在本发明中，数据输入端D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P19和晶体管N19构成的传输门就可以直接传输到锁存器的输出端Q)，因此，其延迟也将减少。
[0082] (3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗双节点翻转的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。
[0084] 图1为本发明所述的基于双互锁结构的抗辐照D锁存器的原理示意图；其中，晶体管N14的栅极接收到的信号为CLKN；
[0085] 图2为本发明所述的基于双互锁结构的抗辐照D锁存器的仿真图。
具体实施方式
[0086] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0087] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
[0088] 下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0089] 参见图1说明本实施方式，本实施方式所述的基于双互锁结构的抗辐照D锁存器，包括NMOS晶体管N1至N19、PMOS晶体管P1至P19和一个反相器I1；
[0090] 晶体管P15至P19的源极和晶体管N15至N19的漏极同时连接后，作为锁存器的数据输入端D；
[0091] 晶体管N15至N19的栅极、晶体管P14的栅极和反相器I1的输入端连接后，作为锁存器的时钟信号CLK的输入端；
[0092] 晶体管P14的漏极、晶体管N14的漏极、晶体管P19的漏极和晶体管N19的源极连接后，作为锁存器的输出端Q；
[0093] 晶体管P15至P19的栅极、晶体管N14的栅极和反相器I1的输出端同时连接；
[0094] 晶体管P1的漏极、晶体管N1的栅极、晶体管P3的栅极、晶体管N3的漏极、晶体管P13的栅极和晶体管N13的栅极连接后，作为节点n1；
[0095] 晶体管P15的漏极、晶体管N15的源极、晶体管P1至P2的栅极、晶体管N1至N2的漏极、晶体管P4的漏极和晶体管N4的栅极连接后，作为节点n2；
[0096] 晶体管P2的漏极、晶体管N2的栅极、晶体管P5的栅极和晶体管N5的漏极连接后，作为节点n3；
[0097] 晶体管P16的漏极、晶体管N16的源极、晶体管P5的漏极、晶体管N5的栅极、晶体管P7的栅极、晶体管N7的漏极、晶体管P10的漏极和晶体管N10的栅极连接后，作为节点n4；
[0098] 晶体管P10的栅极、晶体管N10的漏极、晶体管N12的栅极和晶体管P12的源极连接后，作为节点n5；
[0099] 晶体管P17的漏极、晶体管N16的源极、晶体管P9的漏极、晶体管N9的栅极、晶体管N11的漏极、晶体管P11的栅极、晶体管N12的漏极和晶体管P12的栅极连接后，作为节点n6；
[0100] 晶体管P8的栅极、晶体管N8的漏极、晶体管N11的栅极和晶体管P11的源极连接后，作为节点n7；
[0101] 晶体管P17的漏极、晶体管N16的源极、晶体管P3的漏极、晶体管N3的栅极、晶体管P6的栅极、晶体管N6的漏极、晶体管P8的漏极和晶体管N8的栅极连接后，作为节点n8；
[0102] 晶体管P4的栅极、晶体管N4的漏极、晶体管P6的漏极、晶体管N6的栅极、晶体管P7的漏极、晶体管N7的栅极、晶体管P9的栅极和晶体管N9的漏极连接后，作为节点n9；
[0103] 晶体管P1至P13的源极均与供电电源连接，晶体管N1至N13的源极均与电源地连接，
[0104] 晶体管P13的漏极与晶体管P14的源极连接，晶体管N14的源极与晶体管N13的漏极连接。
[0105] 本实施方式所述的基于双互锁结构的抗辐照D锁存器包括一个个数据输入端D、一个时钟信号输入端CLK和一个输出端Q。晶体管P1和N1、晶体管P4和N4、晶体管P6和N6、晶体管P3和N3、及上述8个晶体管之间的节点构成了第一个双互锁结构，晶体管P2和N2、晶体管P5和N5、晶体管P7和N7、晶体管P4和N4、及上述8个晶体管之间的节点构成了第二个双互锁结构，晶体管P6和N6、晶体管P9和N9、晶体管P11和N11、晶体管P8和N8、及上述8个晶体管之间的节点构成了第三个双互锁结构，晶体管P7和N7、晶体管P10和N10、晶体管P12和N12、晶体管P9和N9、及上述8个晶体管之间的节点构成了第四个双互锁结构，使得每个双互锁单元里面的三个敏感节点与其它三个双互锁单元共用，从而实现了对双节点翻转的加固设计。
[0106] 本发明的发明构思为根据双互锁结构，使得每个双互锁单元里面的三个敏感节点与其它三个双互锁单元共用，从而实现了对双节点翻转的加固设计。因此，本发明可以将翻转节点的状态恢复至原来正确的状态，且大部分晶体管都可以使用最小尺寸来设计，使得漏区敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。
[0107] (1)本发明共有38个晶体管和1个反相器，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。
[0108] (2)在本发明中，数据输入端D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P19和晶体管N19构成的传输门就可以直接传输到锁存器的输出端Q)，因此，其延迟也将减少。
[0109] (3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗双节点翻转的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。
[0110] 参见图1说明本优选实施方式，优选实施方式为，时钟信号CLK为高电平“1”时，锁存器导通，即：数据输入端D仅通过由晶体管P19和晶体管N19构成的传输门就可以直接传输到锁存器的输出端Q，时钟信号CLK为低电平“0”时，锁存器锁存。
[0111] 参见图1说明本优选实施方式，优选实施方式为，所述的基于双互锁结构的抗辐照D锁存器，包括正常工作状态和容错工作状态。
[0112] (一)正常工作状态包括如下情况：
[0113] 情况一：假设锁存器的数据输入端D＝1；
[0114] (1)当CLK＝1时，NMOS晶体管N3、N4、N5、N8、N9、N10、N15至N19均打开，NMOS晶体管N1、N2、N6、N7、N11、N12、N13、N14均关闭；PMOS晶体管P3、P4、P5、P8、P9、P10、P13、P15至P19均打开，PMOS晶体管P1、P2、P6、P7、P11、P12、P14均关闭，此时，n2＝n4＝n6＝n8＝Q＝1，n1＝n3＝n5＝n7＝n9＝0；
[0115] (2)当CLK＝0时，NMOS晶体管N15至19关闭，PMOS晶体管P14开启，因此，输出端Q将通过导通的PMOS晶体管P13、P14连通供电电源电压VDD，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；此时，输入端D的任何变化将不会影响输出端Q；
[0116] 情况二：假设锁存器的数据输入端D＝0；
[0117] (1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N2、N6、N7、N11、N12、N13、N15至N19均打开，NMOS晶体管N3、N4、N5、N8、N9、N10、N14均关闭，PMOS晶体管P1、P2、P6、P7、P11、P12、P15至P19均打开，PMOS晶体管P3、P4、P5、P8、P9、P10、P13、P14均关闭，此时，n2＝n4＝n6＝n8＝Q＝0，n1＝n3＝n5＝n7＝n9＝1；
[0118] (2)当CLK＝0时，NMOS晶体管N15至N19和PMOS晶体管P15至P19关闭，NMOS晶体管N14开启，因此，输出端Q将通过导通的NMOS晶体管N13、N14连接GND，由于内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态；此时，输入端D的任何变化将不会影响输出端Q。
[0119] (二)容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
[0120] 锁存器敏感节点为n1、n2、n3、n4、n5、n6、n7、n8和n9，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。
[0121] 验证试验：具体参见图2，图2中显示了本发明所述基于双互锁单元的抗辐照D锁存器的仿真图，通过该仿真图，可以看出本发明构造的新型基于双互锁单元的抗辐照D锁存器的时序功能和容错功能是正确的。例如：在CLK时间为30ns～60ns之间，节点n1～n7节点各发生了一次翻转，但是都回到了最终的正确状态；在CLK时间为150ns～180ns之间节点n1-n7、n1-n3、n1-n2各自发生了一次多节点翻转，但是最终都能被恢复到原来的正确状态。
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