技术领域
[0001] 本
发明涉及一种电
力系统实时仿真器的设计。特别是涉及一种基于FPGA的有源配电网实时仿真器输出模块设计方法
背景技术
[0002] 随着分布式电源、储能装置、微电网等各种配电侧资源的广泛接入，有源配电网的组织形态和运行特征发生了较为深刻而持久地变化。有源配电网的这些变化使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比均存在较大的差异与挑战。在仿真计算层面，有源配电系统中广泛接入的各种分布式电源、储能、电力
电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。在此
基础上，有源配电网详细动态特性的分析与研究还需要实现实时仿真的功能需求，尤其是对各种
控制器、保护装置、智能终端、新型
能量管理系统等的试验、测试均需要在
硬件在环(hardware-in-the-loop，HIL)的环境中进行。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。
[0003] 有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真
精度、计算速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子
开关具有高频的开关特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制器、电力电子变流器的控制器等建模进一步增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于
信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择与数值
稳定性。
[0004] FPGA具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流
水线操作的方式，提高了
数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O
接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为大规模有源配电网实时仿真的奠定了坚实的基础。
[0005] 实时仿真器仿真结果的输出显示是仿真器投入实际应用并推广的
瓶颈之一。使用FPGA进行计算的最基本的输出方式是借助FPGA
软件开发平台的在线逻辑分析仪signaltap工具进行计算结果的显示和存储，然而由于signaltap工具需要占用FPGA存储空间存储数据有限且需借助于软件开发平台且无法实现实时观测，因而需要寻找更为通用、便捷且具有实时性的输出方式以提高仿真器仿真结果输出显示环节性能。以太网技术是一种成熟的、已在工业生产各领域都已广泛应用的局域网通信技术，它具有通用性强、成本低、有实时性的特点，可以将以太网技术应用到基于FPGA的有源配电网实时仿真器的输出显示环节，实现仿真器结果输出的在线实时显示。
发明内容
[0006] 本发明所要解决的技术问题是，提供一种基于FPGA的有源配电网实时仿真器输出模块设计方法，在基于FPGA的有源配电网实时仿真器中，实现仿真器实时、通用的输出接口设计，以满足仿真器与上位机PC的实时通信需求。
[0007] 本发明所采用的技术方案是：一种基于FPGA的有源配电网实时仿真器输出模块设计方法，包括如下步骤：
[0008] 1)在基于FPGA的有源配电网实时仿真器的上位机中，读取待仿真的有源配电网元件基本参数，形成
节点电导矩阵，设定实时仿真步长Δt，并下载到FPGA中，设定要观测的电气系统测量量的数量ne、控制系统测量量的数量nc、以太网模块可传输测量量的数量的最大值nt，其中ne、nc和nt均为自然数且满足0≤ne+nc≤nt，设置
采样计数器，设定输出结果的采样间隔Ns，其中Ns为正整数；
[0009] 2)在基于FPGA有源配电网实时仿真器的FPGA开发板上，对有源配电网实时仿真器进行全局复位操作，对采样计数器清零，并完成对以太网物理层PHY芯片的初始化；
[0010] 3)完成对以太网寄存器配置操作；
[0011] 4)将以太网数据发送使能信号置位，并设置仿真时刻t＝0，启动实时仿真；
[0012] 5)仿真时间向前推动一个步长，t＝t+Δt；
[0013] 6)完成步骤5)所述步长的仿真计算，得到要观测的ne个电气系统测量量、nc个控制系统测量量，采样计数器数值加1；
[0014] 7)判断采样计数器数值是否等于输出结果的采样间隔Ns，若相等则将采样计数器清零并进入下一步，否则跳转至步骤11)；
[0015] 8)将步骤6)所述的要观测的ne个电气系统测量量、nc个控制系统测量量，以及nt-ne-nc个十六进制数“00000000”依次存入数据缓存模块中，将数据从数据缓存模块中读出；
[0016] 9)将步骤8)中从数据缓存模块读出的数据封装成以太网数据包；
[0017] 10)将所述以太网数据包经由FPGA以太网数据发送接口、基于FPGA有源配电网实时仿真器的FPGA开发板上的以太网物理层PHY芯片、网络
变压器、RJ45连接器、双绞线
电缆发送给上位机PC，进行对数据的处理和实时存储显示，完成发送后进入下一步；
[0018] 11)判断物理时间是否达到仿真时间t，如达到仿真时间t，则进入下一步，否则有源配电网实时仿真器待机至仿真时间t后，进入下一步；
[0019] 12)判断仿真时间t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤5)。
[0020] 步骤3)是通过给寄存器赋值的形式来设置以太网工作模式和工作参数，包括：设置为千兆模式、设置为全双工模式、关闭自回环模式、设置本地MAC地址、设置最小
帧间间隔字节数、设置最大帧长度字节数、设置MAC层缓存上溢下溢
阈值、设置通过数据管理输入输出接口对以太网物理层PHY芯片管理的寄存器地址。
[0021] 以太网寄存器配置过程是由有限状态机控制通过Avalon寄存器映射接口实现的，Avalon-MM接口包括
时钟信号reg_clk、地址信号reg_addr、写使能信号reg_wr、读使能信号reg_rd、写数据信号reg_data_in、读数据信号reg_data_out、等待
请求信号reg_busy组成，在每一个状态向地址信号reg_addr指向的寄存器写入数据reg_data_in或读取地址信号reg_addr指向的寄存器的数据reg_data_out判断当前配置情况，完成对当前寄存器的写或读后即转入下一状态，直至寄存器配置完成，当寄存器配置完成后，有限状态机进入以太网数据发送状态等待以太网数据发送使能信号。
[0022] 步骤8)所述的数据缓存模块是由一个先入先出队列和一个浮点数转换模块构成，将当前Δt步长计算得到的要观测的ne个64位双精度浮点数电气系统测量量和nc个32位单精度浮点数控制系统测量量，以寄存器组形式输入至数据缓存模块中；将ne个电气系统测量量由64位双精度浮点数输入至浮点数转换模块，转化为32位单精度浮点数；将ne个32位单精度浮点数电气系统测量量、nc个32位单精度浮点数控制系统测量量和nt-ne-nc个32位十六进制数“00000000”共计nt个32位十六进制数，以有源配电网实时仿真器驱动时钟clk_sim为写时钟，以32位宽度依次写入先入先出队列中；再以以太网工作时钟clk_ethernet为读时钟，以8位宽度将nt个32位十六进制数自低位到高位从先入先出队列中读出，共计读出4*nt个8位十六进制数，用于实现以太网发送数据的缓存、跨时钟域转化和数据拆分。
[0023] 步骤9)所述的封装成以太网数据包是指，通过以太网数据包生成模块将包含源MAC地址、目的MAC地址、以太网帧类型信息的以太网帧首部，包含IP协议版本、IP协议首部长度、报文总长、标识符、存活时间、协议号、IP协议首部校验和、源IP地址、目的IP地址信息的IPv4协议首部，包含源端口号、目的端口号、UDP报文长度、校验和信息的UDP协议首部，以及步骤8)所读出的数据，以8位宽数据形式依次串行连续排列，并输出至以太网发送模块，所述以太网数据包的封装是由有限状态机控制实现，每个状态处理一个协议字段或处理待发送数据。
[0024] 步骤10)所述的对数据的处理和实时存储显示是指，在上位机中，将以太网数据包解包后提取出的数据共4*nt个8位十六进制数，按次序每4个数据一组依次重新组装为nt个32位浮点数，再将nt个32位浮点数转化为nt个定点数，将nt个定点数测量量存入数组中，由画图命令读取数组中存储的测量量进行实时画图。
[0025] 本发明的基于FPGA的有源配电网实时仿真器输出模块设计方法，在基于FPGA的有源配电网实时仿真器中，实现仿真器实时、通用的输出接口设计，以满足仿真器与上位机PC的实时通信需求。本发明采用了通用性强、成本低、具有实时性的以太网技术，选用千兆以太网(1000Mbps)模式，利用FPGA的Verilog HDL硬件描述语言实现了符合IEEE 802.3标准的以太网UDP/IPv4协议，将以太网技术与实时仿真器相结合，有效地改良了实时仿真器输出模块性能，可以将实时仿真器仿真结果实时传输到上位机PC上进行实时存储和实时画图显示，提高了基于FPGA的有源配电网实时仿真器的用户交互性能，为实现基于FPGA的有源配电网实时仿真器商业化推广应用奠定了基础。
附图说明
[0026] 图1是本发明基于FPGA的有源配电网实时仿真器输出模块设计方法的
流程图；
[0027] 图2是单极
光伏发电单元连接无穷大
母线算例拓扑图；
[0028] 图3是光伏单元并网点A相
电压Va仿真结果图；
[0029] 图4是光伏单元并网点A相
电流Ia仿真结果图。
具体实施方式
[0030] 下面结合
实施例和附图对本发明的基于FPGA的有源配电网实时仿真器输出模块设计方法做出详细说明。
[0031] 如图1所示，本发明的基于FPGA的有源配电网实时仿真器输出模块设计方法，包括如下步骤：
[0032] 1)在基于FPGA的有源配电网实时仿真器的上位机中，读取待仿真的有源配电网元件基本参数，形成节点电导矩阵，设定实时仿真步长Δt，并下载到FPGA中，设定要观测的电气系统测量量的数量ne、控制系统测量量的数量nc、以太网模块可传输测量量的数量的最大值nt，其中ne、nc和nt均为自然数且满足0≤ne+nc≤nt，设置采样计数器，设定输出结果的采样间隔Ns，其中Ns为正整数；
[0033] 2)在基于FPGA有源配电网实时仿真器的FPGA开发板上，对有源配电网实时仿真器进行全局复位操作，对采样计数器清零，并完成对以太网物理层PHY芯片的初始化；
[0034] 3)完成对以太网寄存器配置操作；
[0035] 是通过给寄存器赋值的形式来设置以太网工作模式和工作参数，包括：设置为千兆(1000Mbps)模式、设置为全双工模式、关闭自回环(Loopback)模式、设置本地MAC地址、设置最小帧间间隔字节数、设置最大帧长度字节数、设置MAC层缓存上溢下溢阈值、设置通过数据管理输入输出接口(Management Data Input/Output，MDIO)对以太网物理层PHY芯片管理的寄存器地址。
[0036] 以太网寄存器配置过程是由有限状态机控制通过Avalon寄存器映射接口(Avalon Memory Mapped Interface，Avalon-MM接口)实现的，Avalon-MM接口包括时钟信号reg_clk、地址信号reg_addr、写使能信号reg_wr、读使能信号reg_rd、写数据信号reg_data_in、读数据信号reg_data_out、等待请求信号reg_busy组成，在每一个状态向地址信号reg_addr指向的寄存器写入数据reg_data_in或读取地址信号reg_addr指向的寄存器的数据reg_data_out判断当前配置情况，完成对当前寄存器的写或读后即转入下一状态，直至寄存器配置完成，当寄存器配置完成后，有限状态机进入以太网数据发送状态等待以太网数据发送使能信号。
[0037] 4)将以太网数据发送使能信号置位，并设置仿真时刻t＝0，启动实时仿真；
[0038] 5)仿真时间向前推动一个步长，t＝t+Δt；
[0039] 6)完成步骤5)所述步长的仿真计算，具体是采用
专利号为2014100287694的专利中所公开的方法计算，得到要观测的ne个电气系统测量量、nc个控制系统测量量，采样计数器数值加1；
[0040] 7)判断采样计数器数值是否等于输出结果的采样间隔Ns，若相等则将采样计数器清零并进入下一步，否则跳转至步骤11)；
[0041] 8)将步骤6)所述的要观测的ne个电气系统测量量、nc个控制系统测量量，以及nt-ne-nc个十六进制数“00000000”依次存入数据缓存模块中，将数据从数据缓存模块中读出；
[0042] 所述的数据缓存模块是由一个先入先出队列(First In First Out，FIFO)和一个浮点数转换模块构成，将当前Δt步长计算得到的要观测的ne个64位双精度浮点数电气系统测量量和nc个32位单精度浮点数控制系统测量量，以寄存器组形式输入至数据缓存模块中；将ne个电气系统测量量由64位双精度浮点数输入至浮点数转换模块，转化为32位单精度浮点数；将ne个32位单精度浮点数电气系统测量量、nc个32位单精度浮点数控制系统测量量和nt-ne-nc个32位十六进制数“00000000”共计nt个32位十六进制数，以有源配电网实时仿真器驱动时钟clk_sim为写时钟，以32位宽度依次写入先入先出队列(FIFO)中；再以以太网工作时钟clk_ethernet为读时钟，以8位宽度将nt个32位十六进制数自低位到高位从先入先出队列(FIFO)中读出，共计读出4*nt个8位十六进制数，用于实现以太网发送数据的缓存、跨时钟域转化和数据拆分。
[0043] 9)将步骤8)中从数据缓存模块读出的数据封装成以太网数据包；
[0044] 所述的封装成以太网数据包是指，通过以太网数据包生成模块将包含源MAC地址、目的MAC地址、以太网帧类型信息的以太网帧首部，包含IP协议版本、IP协议首部长度、报文总长、标识符、存活时间、协议号、IP协议首部校验和、源IP地址、目的IP地址信息的IPv4协议首部，包含源端口号、目的端口号、UDP报文长度、校验和信息的UDP协议首部，以及步骤8)所读出的数据，以8位宽数据形式依次串行连续排列，并输出至以太网发送模块，所述以太网数据包的封装是由有限状态机控制实现，每个状态处理一个协议字段或处理待发送数据。
[0045] 10)将所述以太网数据包经由FPGA以太网数据发送接口、基于FPGA有源配电网实时仿真器的FPGA开发板上的以太网物理层PHY芯片、网络变压器、RJ45连接器、双绞线电缆发送给上位机PC，进行对数据的处理和实时存储显示，完成发送后进入下一步；
[0046] 所述的对数据的处理和实时存储显示是指，在上位机中，将以太网数据包解包后提取出的数据共4*nt个8位十六进制数，按次序每4个数据一组依次重新组装为nt个32位浮点数，再将nt个32位浮点数转化为nt个定点数，将nt个定点数测量量存入数组中，由画图命令读取数组中存储的测量量进行实时画图。
[0047] 11)判断物理时间是否达到仿真时间t，如达到仿真时间t，则进入下一步，否则有源配电网实时仿真器待机至仿真时间t后，进入下一步；
[0048] 12)判断仿真时间t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤5)。
[0049] 下面给出具体实例：
[0050] 本发明实施例中基于FPGA的实时仿真器采用Altera公司的StratixIV系列FPGAEP4SGX530KH40C2及其配套官方开发板完成含
光伏发电系统的有源配电网实时仿真。仿真结果通过以太网接口实时上传到上位机中存储和显示。整个实时仿真器通过100MHz的时钟驱动。
[0051] 测试算例如图2所示，主体结构为单
极光伏发电单元与无穷大母线相连。算例中含有基本无源元件、电源元件(包括理想源和受控源)、
断路器元件、电力电子元件、测量元件和光伏
电池及其控制系统等有源配电网典型元件，可以验证基于FPGA的有源配电网实时仿真器通用化设计的可行性。在光伏发电单元中，逆变器采用Vdc-Q控制，光伏电压参考值Vref以常量形式给出，算例中
温度设置为298K，Vref设为350V，Qref设为0Var，保证单位功率因数运行。电源和变压器采用电压源
串联恒定阻抗模拟；在该算例中，FPGA仿真的电气系统包含5个电源类元件(包括2个受控电流源和1个
三相电压源)、11个RLC元件、6个IGBT、6个
二极管、8个测量元件；求解电气系统线性方程组的维数为21维；仿真步长为5μs。
[0052] 在仿真前，设置输出结果采样间隔Ns＝50，故而采样步长为50×5μs＝250μs；设置要观测的电气系统测量量的数量ne＝6、控制系统测量量的数量nc＝6，并设置以太网模块可传输测量量数量的最大值nt＝25即共有25路数据输出通道。要观测的6个电气系统测量量，序号为1-6，依次为光伏发电单元并网点A相电压、A相电流、B相电压、B相电流、C相电压、C相电流；6个控制系统测量量，序号为7-12，依次为光伏直流电压、光伏输出有功功率、光伏输出
无功功率、系统
频率、
相位、光照强度；以上共使用25路数据通道中的前12路，后13路输出均为0。
[0053] 基于FPGA的实时仿真器与商业软件PSCAD/EMTDC的仿真结果对比如图3和图4所示，PSCAD/EMTDC同样采用5μs仿真步长。从图中可以看出，两个仿真系统给出的结果基本一致，从而验证了本发明的基于FPGA的有源配电网实时仿真器输出模块设计方法的正确性与有效性。
