[0001]
密度(每单位面积的晶体管数量)增大的晶体管阵列被用于例如生产
分辨率日益增高的显示装置。已经观测到，用于例如控制显示装置的晶体管阵列的性能可能受到经由
半导体层的不与同一晶体管相关联的导体之间的泄漏
电流的影响，所述半导体层提供所述晶体管的半导体
沟道。
[0002] 旨在降低这种泄
漏电流的一种技术涉及将所述半导体层
图案化，从而消除或减少不与同一晶体管相关联的导体之间的半导体层中的泄漏路径。
[0003]
发明人已经认识到提供降低或消除图案化半导体层的需求的用于降低寄生泄漏电流的可替代技术的挑战。
[0004] 本文提供了操作包括晶体管阵列的装置的方法，其中该装置包括：第一导体层，其限定了多个源极导体，每个源极导体与相应的晶体管组相关联，以及限定了多个漏极导体，每个漏极导体均与相应的晶体管相关联；半导体层，其限定了在所述晶体管阵列的源极导体与漏极导体之间的半导体沟道；第二导体层，其限定了多个栅极导体，每个栅极导体均与相应的晶体管组相关联，以及限定了一个或更多个
存储电容器导体，其电容性耦接至相应的晶体管组的漏极导体的至少一部分；其中该方法包括：使用栅极导体使所述晶体管在接通和截止状态之间切换；以及使用存储电容器导体降低半导体层的一个或多个部分的
导电性，所述半导体层的一个或多个部分将每个处于接通状态中的晶体管的漏极导体连接至与该晶体管相关联的源极和/或漏极导体之外的源极和/或漏极导体。
[0005] 根据一个
实施例，每个漏极导体包括通过线导体连接至漏
电极的焊盘导体，并且其中所述一个或更多个存储电容器导体被配置为在每个焊盘导体的周界与半导体层的周界部分的整体相重叠。
[0006] 本文还提供了包括晶体管阵列的装置，其中该装置包括：第一导体层，其限定了多个源极导体，每个源极导体与相应的晶体管组相关联，以及多个漏极导体，每个漏极导体均与相应的晶体管相关联；以及半导体层，其提供所述晶体管阵列的半导体沟道；其中每个源极导体被配置为位于在与该源极导体相关联的漏极导体组和所有其它源极导体之间的经由所述半导体层的所有导
电路径之间。
[0007] 根据一个实施例，与源极导体相关联的漏极导体组沿第一方向延伸，并且每个源极导体包括在与所述源极导体相关联的所述漏极导体组的相对侧沿所述第一方向延伸的两个线导体。
[0008] 根据一个实施例，每个源极导体还包括在与所述源极导体相关联的漏极导体之间的区域中连接所述两个线导体的导体。
[0009] 根据一个实施例，该装置还包括多个栅极导体，每个栅极导体电容性耦接至相应的晶体管组的半导体沟道，并且还电容性耦接至另一个晶体管组的漏极导体的一部分，该另一个晶体管组的半导体沟道电容性耦接至相邻的栅极导体；并且其中每个源极导体包括在与同一源极导体相关联的同一晶体管组中的相邻的晶体管的漏极导体之间延伸的一个或更多个部分。
[0010] 根据一个实施例，每个源极导体完全包围与所述源极导体相关联的所述漏极导体。
[0011] 本文提供了用于操作包括晶体管阵列的装置的设备，其中该装置包括：第一导体层，其限定了多个源极导体，每个源极导体与相应的晶体管组相关联，以及限定了多个漏极导体，每个漏极导体均与相应的晶体管相关联；半导体层，其限定了在所述晶体管阵列的所述源极与漏极导体之间的半导体沟道；第二导体层，其限定了多个栅极导体，每个栅极导体均与相应的晶体管组相关联，以及限定了一个或更多个存储电容器导体，其电容性耦接至相应的晶体管组的漏极导体的至少一部分；其中该设备被配置为向所述栅极导体施加不同的
电压以使所述晶体管在接通和截止状态之间切换；并且还被配置为向存储电容器导体施加降低半导体层的一个或多个部分的导电性的电压，所述半导体层的一个或多个部分将每个处于接通状态中的晶体管的漏极导体连接至与该晶体管相关联的源极和/或漏极导体之外的源极和/或漏极导体。
[0012] 根据一个实施例，每个漏极导体包括通过线导体连接至漏电极的焊盘导体，并且其中所述一个或更多个存储电容器导体被配置为在每个焊盘导体的周界与半导体层的周界部分的整体相重叠。
[0013] 参照
附图，仅通过示例的方式，在下文对本发明的实施例进行详细地描述，在其所述附图中：
[0014] 图1根据本发明的实施例示出了晶体管阵列的源极和漏极导体的构造，并且根据本发明的实施例示出了晶体管阵列的存储电容器导体的构造；
[0015] 图2示出了穿过图1中线A-A的剖面；
[0016] 图3至10根据本发明的其它实施例示出了晶体管阵列的源极和漏极导体的其它构造；以及
[0017] 图11示意性示出了用于控制施加到图1至10的任何一个中的源极和栅极导体的电压的设备，以及用于产生施加到图1和2中的共用电极线的电压的设备。
[0018] 晶体管阵列可以包括图案化的导体层，所述图案化导体层限定了：独立源极导体的阵列以及触立漏极导体的阵列。每个源极导体限定了相应的晶体管列的源电极，并且在相应的晶体管列的每个晶体管至在阵列的边缘处的
端子之间提供导电连接。每个漏极导体限定了相应的晶体管的漏电极。所述漏极导体还可以提供面积相对较大的导体焊盘，所述面积相对较大的导体焊盘和晶体管阵列的其它导电元件(诸如，共用电极(COM)线)一起形成存储电容器。晶体管阵列可以还包括
有机半导体层，所述有机半导体层在源极导体和漏极导体之间提供半导体沟道。晶体管阵列可以还包括限定了栅极导体阵列的另一个图案化的导体层，每个栅极导体限定了相应的晶体管行(其中，行表示沿着基本上垂直于上述晶体管列的方向延伸的一排晶体管)的栅极电极。操作所述晶体管阵列的方法可以包括：按顺序向每个所述栅极导体施加接通(on)电压(同时向所有其它栅极导体施加截止(off)电压)；以及在栅极导体为“接通”的时候，施加相应的电压至源极导体，使得在与“接通”的栅极导体相关联的晶体管行中的晶体管的漏极导体处达到期望电位。理想地，在栅极导体“接通”时被施加到任何源极导体的电压基本上不影响与其它“截止”的栅极导体相关联的晶体管和 /或与同一“接通”的栅极导体相关联但与不同的源极导体相关联的晶体管的漏极导体处的电位。
[0019] 图1和2示出了用于将任何晶体管与和不同的源极导体和/或栅极导体相关联的晶体管(一个或多个)更好地隔离的技术的两个示例。
[0020] 图1示意性地示出了被提供晶体管的半导体沟道的半导体层26和将栅极导体电容性耦接至该半导体沟道的栅极
电介质层28分离的晶体管阵列的两个导体层的图案化。在衬底(诸如，塑料衬底，例如PEN或PET)上隔着平坦化层24形成下图案化导体层。所述下图案化导体层限定了一组源极导体2、4和一组漏极导体6、8、10、12。
[0021] 上导体层限定了以交替顺序排列的一组栅极线导体16和一组COM线导体 18。栅极导体16(隔着
栅极电介质层28)与在源极和漏极导体被此最接近处连接所述源极和漏极导体的半导体层的部分相重叠。
[0022] 相应的晶体管的每个漏极导体包括：(a)和与晶体管相关联的所述源极导体最接近(通常小于大约20微米)的漏电极部分6c、8c、10c、12c；(b)提供了面积相对较大的导体以用于与COM线导体18中的一个良好地电容性耦合的漏极焊盘导体6a、6b、6c、6d；以及(c)将漏电极连接至漏极导体焊盘的窄线导体。
[0023] 导电的层间互连14将每个漏极焊盘导体(经由在上覆的COM线导体中的相应的孔20)连接至相应的
像素电极32，该像素电极32是由隔着绝缘体层30
覆盖在上图案化导体层上的另一个图案化导体层限定的。所述像素电极32可以用于例如控制
电泳光学显示媒介(未示出)的相应的像素部分的输出。
[0024] 每个COM线导体18被配置为完全与相应的晶体管行的漏极焊盘导体重叠，并且配置为还与包围漏极焊盘导体的周界的半导体层的周界部分的整体相重叠。根据本发明一个实施例的晶体管阵列的操作包括向所有COM线导体18 (包括与处于接通状态的任何栅极线导体相邻的那些COM线导体)同时施加电压，该电压经由场效应显著降低了下面的半导体层26的部分的导电性。根据一个实施例，施加到COM线导体的电压与施加到栅极线导体的“截止”电压相同。半导体层的这些部分的这种导电性的降低用于更好的将晶体管的漏极导体与以下二者相隔离：(a)除了与晶体管相关联的源极导体之外的源极导体，以及(b)与同一源极导体相关联(但与不同的栅极导体相关联)的其它晶体管的漏极导体。在此示例中，当栅极线16按顺序被“接通”时，“截止”电压被连续地同时施加到所有COM线18。
[0025] 此外，每个源极导体包括：(a)两个导体线2a、2b、4a、4b，其(i)在与该源极导体相关联的晶体管的漏极导体的相对两侧平行地延伸，以及(ii) 连接至在晶体管阵列的边缘处的同一个相应的端子；以及(b)将与该源极导体相关联的晶体管的漏极导体之间的区域中连接所述两个导体线的连接部分2c、 4c。在图1和2中所示的简单示例中，连接部分2c、4c还是最接近于漏极导体的源极导体部分(源电极部分)。将每个源极导体设置为在相应的晶体管列的漏极导体的任一侧的两个导体线是用于使那些漏极导体和与其它晶体管列相关联的源极导体更好地隔离。更详细地，源极导体的这种配置可以例如通过降低从漏极导体向被在不同电压下驱动的相邻源极导体(即相邻的晶体管列的源极导体)的电荷泄漏而使漏极导体更好地充电至期望电位(诸如，例如使电泳显示媒介的相应的像素部分切换至不同状态所需要的电位)。
[0026] 此外，将相应的晶体管列的每个源极导体设置为连接到在阵列边缘处的同一端子以及通过连接部分2c、4c间隔地彼此连接的两个平行线导体具有以下额外优势：即使两个源极线导体中的一个发生故障，每个晶体管列的源电极仍然保持连接到在阵列边缘处的相应的源极端子。
[0027] 图3示意性示出了用于将漏极导体彼此隔离的可替代技术。图3的晶体管阵列的部分特征在于：在与栅极导体52相同的层级处没有COM线导体。代之以，通过为每个晶体管配置漏极导体44、46、48、50使得其包括电容性耦接至与和该晶体管相关联的栅极导体相邻的栅极导体的漏极焊盘导体(44a、46a、 48a、50a)，实现了所要求的存储电容器。每个晶体管的漏极导体焊盘经由线导体连接至与源极导体40最接近(例如，小于大约20微米)的漏电极部分44b、 46b。与图1和2中所示的布置类似，层间互连54经由在栅极线导体52中的相应的孔而将漏极焊盘导体连接至相应的上覆的像素导体。
[0028] 在图3中，每个晶体管列的源极导体40、42包括在与该源极导体相关联的相应的晶体管列的相对侧平行地延伸的两个线导体(40a和40b，42a和42b)。这种布置用于更好地将每个漏极导体与和邻近晶体管列相关联的源极导体相隔离。
[0029] 在图3中，相应的晶体管列的每个源极导体40被配置为具有隔离部分40c，所述隔离部分40c在(i)具有与栅极导体52电容性耦接的半导体沟道的晶体管的漏电极部分44b、46b与(ii)与同一栅极导体电容性耦接的漏极导体焊盘 (用于同一晶体管列中的相邻的晶体管)之间延伸。这些隔离部分40c沿着晶体管列延伸的方向基本上延伸漏极导体焊盘的整个长度；并且用于更好地将在该晶体管列中的每个漏极导体与在同一晶体管列中的相邻的漏极导体相隔离。
[0030] 在图4中示意性示出的构造与图3所示的构造相同，除了隔离部分40c、42c 从与限定所述源电极部分的源极线导体相对的两个源极线导体中的一个(即，最接近于所述漏极导体的源极导体的部分)延伸之外。
[0031] 在图5中示意性示出的布置中，下图案化导体层再次限定了晶体管阵列的源极和漏极导体；但是相应的晶体管列的源极导体被配置为相对较宽的线导体 62a、62b，所述线导体62a、62b限定了每个晶体管的基本上圆形的孔；以及，每个晶体管的漏极导体被限定为基本上圆形的岛状导体64a-64f，岛状导体 64a-64f完全位于相应的孔之内并且以相应的孔的中心为中心。图5中的斜的影线示出了每个晶体管的环状半导体沟道的
位置。层间互连68提供了从漏极导体 64经由栅极导体60a、60b、60c中的相应的孔到相应的上覆的像素导体(未示出)的导电连接。在图5中所示的布置还用于更好地将漏极导体焊盘与以下二者相隔离：(a)与同一源极导体相关联的相邻的漏极导体(即，在同一晶体管列中的晶体管的漏极导体)以及(b)与相邻的晶体管列相关联的源极导体。
[0032] 图6示意性示出了与图5中所示的布置相似的布置，除了图6采用了有
角的结构以外。源极导体62限定了基本上方形或矩形的孔，并且基本上方形或者矩形的每个源极导体都完全位于相应的孔之内。
[0033] 图7中示意性示出的布置与图5中示意性示出的布置相同，除了在源极导体62a、62b中的孔和岛状漏极导体这二者都被配置为增大晶体管的W∶L比以外；其中L是沟道长度(即，源极与漏极导体之间的最短距离)并且W是以最短距离分离源极和漏极导体的半导体沟道的长度。在图6中，通过将岛状漏极导体以及限定所述孔的源极导体线的部分图案化，使得岛状漏极导体包括径向向
外延伸的突部72，所述突部72延伸进入到由源极导体限定的类似的径向向内的突部70所限定的空间，从而增大了该W∶L比。
[0034] 图8中示意性示出的布置与图7中示意性示出的布置相同，除了在源极导体62a、62b中的孔和岛状漏极导体这二者具有基本上方形或矩形的形状而不是基本上圆形的形状以外。通过在源极和漏极导体的边缘处的互补突部的方式在图8中以相同的方式实现了W∶L比的增大。
[0035] 图9和10中示意性示出的布置与图5至8中示出的布置相同，除了通过将岛状漏极导体和源极导体图案化使得这两种导体限定了主要在岛状漏极导体的中心周围延伸的叉指状的指状物74、76而实现了W∶L比的增大以外。
[0036] 在图5至10中所示的每个布置中，每个漏极导体经由层间互连68被连接至相应的像素导体；并且与在图1和3中所示的布置相比，与每个TFT相关联的像素导体具有直接位于用于控制该TFT的半导体沟道的导电性(例如，在接通与截止状态之间)的栅极线之上的至少一部分。为了基本上消除每个TFT的像素导体与栅极导体之间的任何电容性耦合，在限定栅极线60的导电层和限定像素导体阵列的顶部导电层之间设置了导电性的屏蔽层(未示出)。该屏蔽层基本上是连续层，除了其限定了在漏极导体和相应的像素导体之间的用于层间互连68的孔。
[0037] 半导体层26可以是未图案化的连续层，其在晶体管阵列的整个占据面积之上延伸，或者上述技术可以与半导体层的某些图案化结合使用。例如，半导体层可以使用限定栅极导体线和/或COM导体线的导体层作为掩模而通过
激光烧蚀被图案化。任何情况下，上述技术可以用较少的半导体层图案化或不用半导体层图案化来实现至少相同程度的隔离(寄生泄漏路径的减少)。当通过例如激光烧蚀另行执行半导体层的图案化时，较少或无半导体层26的图案化的需求可以具有以下优势：产生较少有害碎屑和在跨越晶体管阵列的隔离量中的较少差异。而且，对于顶栅晶体管阵列的情况，半导体图案化步骤的完全消除可以具有缩短沉积半导体与沉积覆盖的栅极电介质之间的等待时间的优点。此等待时间的缩短通过降低半导体层的临界部分(即，形成与栅极电介质层的临界界面的部分)可能暴露于有害碎屑、湿气或空气中的时间长度，可以得到更好的性能。
[0038] 图11示出了用于控制施加到源极导体和栅极导体的电压的设备的一个示例。该设备包括
驱动器集成电路(IC)80。单芯片驱动器IC 80包括栅极驱动器模
块88、源极驱动器模块90、逻辑模块82和
存储器模块84。该逻辑模块82 的功能包括：在驱动器IC 80与主处理单元(MPU)之间对接；将数据传递至存储器84或从存储器84传递数据；协调通过栅极和源极驱动器模块施加到栅极和源极导体的
信号；以及对输出数据传输到源极驱动器进行控制。该驱动器 IC 80可以包括其它模块。图11还示意性示出了用于产生同时施加到在图1和 2的装置中的所有COM线18的共用“截止”电压的高压发
电机100。在此示例中，COM线18由该高压功率发电机
直接驱动。
[0039] 除了上文明确提到的变型之外，对于本领域技术人员明显的是，可以在本发明的范围内对所述实施例进行各种其它变型。
[0040]
申请人在此独立提出了本文所述的每个单独特征以及两个或更多这些特征的任何组合，只要这种特征或组合能够达到在本领域技术人员的普通常规知识的启发下基于本
说明书的整体可以被实现的程度，而不考虑这种特征或组合是否可以解决在本文中所公开的任何问题，且不必局限于
权利要求的范围。申请人表明本发明的方面可由任何这种单独特征或特征的组合构成。
