CPU取指系统及电子设备专利检索-高速缓冲存储器资料储存系统专利检索查询-专利查询网

CPU取指系统及 电子设备

阅读：1030发布：2020-05-19

专利汇可以提供CPU取指系统及电子设备专利检索，专利查询，专利分析的服务。并且本实用新型提供了一种CPU取指系统及电子设备，CPU取指系统中的CPU用于向各个总线控制器发送第一地址范围内的指令地址；至少两个总线控制器分别与其对应的指令存储器连接，当至少两个总线控制器中的一个确定指令地址位于其取指范围内，将指令地址转换为存储地址，在对应的指令存储器内读取存储于存储地址处的指令，各个总线控制器的取值范围不同且每个总线控制器的取指范围内任意相邻的两个指令地址之间的间隔等于总线控制器的数量，至少两个所述总线控制器的取指范围组成第一地址范围，达到CPU可以不间断的令不同总线控制器完成不同的取指过程，减少CPU的等待时间，提高取指效率的技术效果。(ESM)同样的发明创造已同日申请发明专利，下面是CPU取指系统及电子设备专利的具体信息内容。

权利要求

1.一种CPU取指系统，其特征在于，包括：CPU、至少两个总线控制器和与所述总线控制器一一对应的至少两个指令存储器；
所述CPU分别与至少两个所述总线控制器连接，用于向不同的所述总线控制器发送不同的指令地址；
至少两个所述总线控制器分别与其对应的指令存储器连接，所述总线控制器根据所述指令地址在对应的所述指令存储器内读取指令。
2.根据权利要求1所述的CPU取指系统，其特征在于，还包括：高速缓冲存储器Cache；
所述Cache设置于所述CPU和至少两个所述总线控制器之间，用于存储接收到的预设数量个指令地址及根据所述指令地址获取的指令，以便当接收到指令地址且所述指令地址为当前存储的预设数量个指令地址中的任意一个时，将存储的根据所述指令地址获取的指令发送给所述CPU。
3.根据权利要求2所述的CPU取指系统，其特征在于，所述Cache内存储指令的数量小于或者等于至少两个指令存储器内存储的指令的数量。
4.根据权利要求3所述的CPU取指系统，其特征在于，所述总线控制器与其对应的指令存储器通过四线式SPI总线连接。
5.根据权利要求4所述的CPU取指系统，其特征在于，所述指令存储器为双倍速率同步动态随机存储器DDR。
6.根据权利要求5所述的CPU取指系统，其特征在于，所述总线控制器和所述指令存储器的数量均为两个。
7.根据权利要求6所述的CPU取指系统，其特征在于，所述总线控制器的取指范围包括：
指令地址为偶数地址或者指令地址为奇数地址。
8.根据权利要求5所述的CPU取指系统，其特征在于，所述总线控制器和所述指令存储器的数量均为三个。
9.根据权利要求8所述的CPU取指系统，其特征在于，所述总线控制器的取指范围包括：
指令地址为三的整数倍、指令地址为三的倍数余一、指令地址为三的倍数余二。
10.一种电子设备，其特征在于，包括如权利要求1至9任一所述的CPU取指系统。

说明书全文

CPU取指系统及电子设备

技术领域

[0001] 本实用新型涉及计算机技术领域，尤其是涉及一种CPU取指系统及电子设备。

背景技术

[0002] 随着微控制器(Micro Controller Unit，MCU)在计算机领域的广泛应用，程序所占用的空间越来越大，这就要求芯片具备更大的存储空间。然而，更大的存储空间意味着成本的上升，为了在功能和成本之间取得平衡，越来越多的厂家选用串行式周边接口(Serial Peripheral Interface，SPI)、双线式串行式周边接口(Dual Serial Peripheral Interface，DSPI)或四线式串行式周边接口(Queued Serial Peripheral Interface，QSPI)的外置Flash，CPU通过SPI、DSPI或QSPI接口访问芯片外部的Flash来进行程序执行。

[0003] 但是，SPI的接口只有1根数据线，DSPI的接口只有2根数据线，QSPI的接口只有4根数据线，这会在很大程度上限制CPU读取指令的数据量，造成取指瓶颈，使得CPU经常处于等待状态，对CPU的性能造成很大的损失，降低CPU的工作效率。实用新型内容

[0004] 有鉴于此，本实用新型的目的在于提供CPU取指系统及电子设备，以缓解现有技术中存在的CPU取指过程存在取指瓶颈，CPU经常处于等待状态，对CPU的性能造成很大的损失，降低CPU的工作效率的技术问题。

[0005] 第一方面，本实用新型实施例提供了一种CPU取指系统，包括：CPU、至少两个总线控制器和与所述总线控制器一一对应的至少两个指令存储器；

[0006] 所述CPU分别与至少两个所述总线控制器连接，用于向各个所述总线控制器发送第一地址范围内的指令地址；

[0007] 至少两个所述总线控制器分别与其对应的指令存储器连接，当至少两个所述总线控制器中的一个确定所述指令地址位于其取指范围内，所述总线控制器利用预设函数关系式将所述指令地址转换为存储地址，在对应的所述指令存储器内读取存储于所述存储地址处的指令，各个所述总线控制器的取值范围不同且每个所述总线控制器的取指范围内任意相邻的两个指令地址之间的间隔等于总线控制器的数量，至少两个所述总线控制器的取指范围组成所述第一地址范围。

[0008] 结合第一方面，本实用新型实施例提供了第一方面的第一种可能的实施方式，其中，还包括：高速缓冲存储器Cache；

[0009] 所述Cache设置于所述CPU和至少两个所述总线控制器之间，用于存储接收到的预设数量个指令地址及根据所述指令地址获取的指令，以便当接收到指令地址且所述指令地址为当前存储的预设数量个指令地址中的任意一个时，将存储的根据所述指令地址获取的指令发送给所述CPU。

[0010] 结合第一方面，本实用新型实施例提供了第一方面的第二种可能的实施方式，其中，所述Cache内存储指令的数量小于或者等于至少两个指令存储器内存储的指令的数量。

[0011] 结合第一方面，本实用新型实施例提供了第一方面的第三种可能的实施方式，其中，所述总线控制器与其对应的指令存储器通过四线式SPI总线连接。

[0012] 结合第一方面，本实用新型实施例提供了第一方面的第四种可能的实施方式，其中，所述指令存储器为双倍速率同步动态随机存储器DDR。

[0013] 结合第一方面，本实用新型实施例提供了第一方面的第五种可能的实施方式，其中，所述总线控制器和所述指令存储器的数量均为两个。

[0014] 结合第一方面，本实用新型实施例提供了第一方面的第六种可能的实施方式，其中，所述总线控制器的取指范围包括：指令地址为偶数地址或者指令地址为奇数地址。

[0015] 结合第一方面，本实用新型实施例提供了第一方面的第七种可能的实施方式，其中，所述总线控制器和所述指令存储器的数量均为三个。

[0016] 结合第一方面，本实用新型实施例提供了第一方面的第八种可能的实施方式，其中，所述总线控制器的取指范围包括：指令地址为三的整数倍、指令地址为三的倍数余一、指令地址为三的倍数余二等等。

[0017] 第二方面，本实用新型实施例还提供一种电子设备，包括第一方面所述的CPU取指系统。

[0018] 本实用新型实施例带来了以下有益效果：本实用新型实施例可以在CPU向地址总线发送指令地址后，至少两个所述总线控制器分别监测到指令地址，并分别根据位于其取指范围内的指令地址去相应的指令存储器读取指令，CPU可以不间断的令不同总线控制器完成不同的取指过程，减少CPU的等待时间，提高取指效率。

[0019] 本实用新型的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型而了解。本实用新型的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

[0020] 为使本实用新型的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

[0021] 为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0022] 图1为本实用新型实施例提供的CPU取指系统的结构图；

[0023] 图2为本实用新型实施例提供的CPU取指系统的一种结构图；

[0024] 图3为本实用新型实施例提供的CPU取指系统的另一种结构图；

[0025] 图4为本实用新型实施例提供的电子设备的结构图。

具体实施方式

[0026] 为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

[0027] 由于目前SPI的接口只有1根数据线，DSPI的接口只有2根数据线，QSPI的接口只有4根数据线，这会在很大程度上限制CPU读取指令的数据量，造成取指瓶颈，使得CPU经常处于等待状态，对CPU的性能造成很大的损失，降低CPU的工作效率，基于此，本实用新型实施例提供的一种CPU取指系统及电子设备，可以在CPU向地址总线发送指令地址后，至少两个所述总线控制器分别监测到指令地址，并分别根据位于其取指范围内的指令地址去相应的指令存储器读取指令，CPU无需等待上一个指令获取完毕，即可启动下一次的取指过程，减少CPU的等待时间，提高取指效率。

[0028] 为便于对本实施例进行理解，首先对本实用新型实施例所公开的一种CPU取指系统进行详细介绍，如图1所示，CPU取指系统包括：CPU 01、至少两个总线控制器02和与所述总线控制器一一对应的至少两个指令存储器03；

[0029] 所述CPU 01分别与至少两个所述总线控制器02连接，用于向各个所述总线控制器02发送第一地址范围内的指令地址；

[0030] 在实际应用中，CPU 01可以向地址总线发送指令地址，然后总线控制器02从地址总线上读取指令地址，CPU 01在发送指令地址时，可以将第一地址范围内的各个指令地址按照指令地址递增的顺序逐个发送到地址总线上，也可以将第一地址范围内的各个指令地址以指令组合的方式发送到地址总线上，每个指令组合内的指令地址连续且数量与总线控制器02的数量相等，例如，假设总线控制器02的数量为两个，则指令组合内的指令地址也为两个，且这两个指令地址之间应当没有其它指令地址；再例如，假设总线控制器02的数量为三个，则指令组合内的指令地址也为三个，且这三个指令地址中每两个相邻的指令地址之间没有其它指令地址。

[0031] 至少两个所述总线控制器02分别与其对应的指令存储器03连接，当至少两个所述总线控制器02中的一个确定所述指令地址位于其取指范围内，所述总线控制器02利用预设函数关系式将所述指令地址转换为存储地址，在对应的所述指令存储器03内读取存储于所述存储地址处的指令。

[0032] 在本实用新型实施例中，取指范围可以指指令地址为奇数地址、指令地址为偶数地址、指令地址为三的整数倍、指令地址为三的倍数余1、指令地址为三的倍数余2等等。所述总线控制器02与其对应的指令存储器03通过四线式SPI总线连接。

[0033] 每个总线控制器02在读取到指令地址后，会均会判断指令地址是否位于其取指范围内，又由于各个所述总线控制器02的取值范围不同且每个所述总线控制器02的取指范围内任意相邻的两个指令地址之间的间隔等于总线控制器02的数量，至少两个所述总线控制器02的取指范围组成所述第一地址范围，所以至少两个总线控制器02中的每个总线控制器02分别只能够根据其取指范围内的指令地址进行取指，各个总线控制器02会分别将指令地址转化为指令在指令存储器03内的存储地址，然后各个总线控制器02分别去其对应的指令存储器03内存储地址处读取指令。

[0034] 作为一种优选的实施方式，如图2所示，总线控制器的数量为两个，指令存储器的数量也为两个，总线控制器与对应的指令存储器连接，在CPU先向地址总线发送指令地址0(指令地址0为奇数地址)后，两个总线控制器均会读取到该指令地址0，两个总线控制器会分别判断该指令地址0是否位于其取指范围内，假设总线控制器1对应的取指范围是指令地址为奇数地址，总线控制器2的取指范围是指令地址为偶数地址，则总线控制器1在读取到指令地址0后，会判断该指令地址0是否为奇数地址，同理，总线控制器2会判断该指令地址0是否为偶数地址，由于指令地址0为奇数地址，所以总线控制器1会确定该指令地址位于取指范围内，然后总线控制器1会将指令地址转化为指令在指令存储器内的存储地址，进而从其对应的指令存储器中存储地址处读取指令，由于总线控制器2确定该指令地址不位于取指范围内，所以总线控制器2结束处理流程。

[0035] 当CPU向地址总线发送指令地址1(指令地址1为偶数地址)后，两个总线控制器均会读取到该指令地址1，两个总线控制器会分别判断该指令地址1是否位于其取指范围内，假设总线控制器1的取指范围是指令地址为奇数地址，总线控制器2的取指范围是指令地址为偶数地址，则总线控制器1在读取到指令地址1后，会判断该指令地址1是否位于其取指范围内，同理，总线控制器2会判断该指令地址1是否位于其取指范围内，由于指令地址1为偶数地址，所以总线控制器1会确定该指令地址不位于取指范围内并结束处理流程，总线控制器2会确定该指令地址位于取指范围内，然后总线控制器2会将指令地址转化为指令在指令存储器内的存储地址，进而从其对应的指令存储器中存储地址处读取指令总线控制器2会从其对应的指令存储器中读取指令。

[0036] 在本实用新型实施例中，各个所述总线控制器的预设函数关系式不同，由于不同总线控制器处理的指令地址是不同的，所以要想将指令地址转化为指令存储器内连续的地址，需要不同的函数关系式来转换，例如，在只存在两个总线控制器及两个指令存储器时，则总线控制器1的预设函数关系式可以为：存储地址＝指令地址/2，总线控制器2的预设函数关系式可以为：存储地址＝(指令地址+1)/2。

[0037] 同理，假设总线控制器的数量为三个，指令存储器的数量也为三个时，在指令地址为三的整数倍、指令地址为三的倍数余1、指令地址为三的倍数余2时，分别有三个总线控制器在对应的指令存储器内读取指令。

[0038] 总线控制器的数量可以根据实际情况设定，本实用新型不做限定。所述指令存储器可以为双倍速率同步动态随机存储器DDR，以便于加快总线控制器在指令存储器内读取指令的速度。

[0039] 本实用新型实施例可以在CPU向地址总线发送指令地址后，至少两个所述总线控制器分别监测到指令地址，并分别根据位于其取指范围内的指令地址去相应的指令存储器读取指令，CPU无需等待上一个指令获取完毕，即可启动下一次的取指过程，减少CPU的等待时间，提高取指效率。

[0040] 在本实用新型的又一实施例中，如图3所示，所述CPU取指系统，还包括：高速缓冲存储器Cache 04；

[0041] 所述高速缓冲存储器Cache 04设置于所述CPU和至少两个所述总线控制器之间，即所述Cache 04能够接收到CPU发送的指令地址和各个总线控制器根据指令地址读取到的指令，并可以将指令地址和指令对应存储，用于存储接收到的预设数量个指令地址及根据所述指令地址获取的指令，以便当接收到指令地址且所述指令地址为当前存储的预设数量个指令地址中的任意一个时，将存储的根据所述指令地址获取的指令发送给所述CPU。

[0042] 在本实用新型实施例中，所述Cache 04内存储指令的数量小于或者等于至少两个指令存储器内存储的指令的数量，本领域技术人员可以知晓的是，Cache内存储指令的数量越多，CPU取指速度越快。

[0043] 对于每一个总线控制器，其内部可以执行以下CPU取指方法，所述方法包括如下步骤。

[0044] 步骤S101，接收CPU发送的第一地址范围内的指令地址；

[0045] 步骤S102，判断所述指令地址是否位于其取指范围内；

[0046] 当所述指令地址位于其取指范围内时，步骤S103，利用预设函数关系式将所述指令地址转换为存储地址，所述总线控制器的取指范围内任意相邻的两个指令地址之间的间隔等于总线控制器的数量；

[0047] 步骤S104，在对应的所述指令存储器内读取存储于所述存储地址处的指令。

[0048] 所述步骤S102可以包括以下步骤。

[0049] 判断所述指令地址是否为奇数地址；当所述指令地址为奇数地址时，确定所述指令地址位于其取指范围。

[0050] 或者，所述步骤S102可以包括以下步骤。

[0051] 判断所述指令地址是否为偶数地址；当所述指令地址为偶数地址时，确定所述指令地址位于其取指范围。

[0052] 如图4所示，在本实用新型的又一实施例中，还提供一种电子设备05，包括如前述实施例所述的CPU取指系统06。

[0053] 所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统和装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

[0054] 另外，在本实用新型实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

[0055] 所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本实用新型的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本实用新型各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

[0056] 在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

[0057] 最后应说明的是：以上所述实施例，仅为本实用新型的具体实施方式，用以说明本实用新型的技术方案，而非对其限制，本实用新型的保护范围并不局限于此，尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本实用新型实施例技术方案的精神和范围，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。

标题	发布/更新时间	阅读量
一种深海声学发射潜标	2020-05-08	342
一种基于使用热度的高速缓冲存储器替换方法及系统	2020-05-08	376
具有数据关联自适应舍入的处理核心	2020-05-08	633
数据预取方法、处理器和设备	2020-05-08	985
筛选被预测为到达即死(DOA)的经逐出高速缓冲条目到高速缓冲存储器系统的最后层级高速缓冲(LLC)存储器中的插入	2020-05-08	484
在读取回收操作中使用缓冲存储器的存储设备	2020-05-08	975
高速缓存缓冲器	2020-05-08	771
高速缓冲存储器及其工作方法和处理器	2020-05-08	375
高速缓冲存储器筛选器	2020-05-08	688
HYPER-V VM即时恢复和访问及使用数据域BOOSTFS在VM内部运行的应用	2020-05-11	355

CPU取指系统及电子设备

CPU取指系统及电子设备

技术领域

背景技术

附图说明

具体实施方式

该功能需要专业版企业版VIP权限，您可以：