Die Erfindung betrifft eine integrierte Schaltung für eine Eingabe-Tastatur elektronischer Geräte mit in n Spalten und m Zeilen angeordneten, zwei Anschlüsse aufweisenden Tastschaltern, wobei jeder Tastschalter bei Betätigung eine der jeweiligen Spalte zugeordnete Spaltenleitung mit einer der jeweiligen Zeile zugeordneten Zeilenleitung direkt verbindet, jede Spaltenleitung mit dem Eingang eines ersten Spalteninverters zeitweise verbunden ist und über ein erstes Widerstandselements an einem konstanten Potential liegt, jede Zeilenleitung über den getakteten Strompfad eines Zeilentransistors am Schaltungsnullpunkt liegt und ihr ein Zeileninverter zugeordnet ist, vergleiche den Oberbegriff des Anspruchs 1, der aus der Offenlegungs/Auslegeschrift DE 28 54 934 A1/B2 bekannt ist.

Bei der bekannten Anordnung liegen die jeder Spaltenleitung zugeordneten Widerstandelemente am Schaltungsnullpunkt und die ersten Spalteninverter sind über elektronische Schalter, die von einem Taktsignal periodisch geöffnet und geschlossen werden, mit der jeweiligen Spaltenleitung verbunden, so daß diese nur zeitweise während der geschlossenen Schalter miteinander verbunden sind. Bei der bekannten Anordnung ist ferner den einzelnen Zeilenleitungen jeweils ein Zeileninverter zugeordnet, die ebenfalls nur zeitweise mit den Zeilenleitungen in Verbindung stehen, nämlich dann, wenn die von einem zum erwähnten Taktsignal inversen Taktsignal gesteuerten elektronischen Schalter geschlossen sind. Die bekannte Anordnung arbeitet im Ruhezustand, also ohne gedrückte Tastschalter, statisch und bei Drücken eines Tastschalters dynamisch, wobei die Anzahl der Bauelemente minimal ist. Die bekannte Anordnung liefert ferner bezüglich der Spalten ein Eins-aus-n-codiertes und bezüglich der Zeilen.ein Eins-aus-m-codiertes Signal.

In bestimmten Anwendungsfällen ist es jedoch erforderlich, ein Eins-aus-m-mal-n-codiertes Signal zu erzeugen. Ausgehend von dem eingangs genannten Stand der Technik besteht die Aufgabe der in den Ansprüchen gekennzeichneten Erfindung darin, eine entsprechende integrierte Schaltung anzugeben, die ebenfalls mit einer möglichst minimalen Anzahl von Bauelementen auskommen soll. Ein Vorteil der Erfindung besteht darin, daß die verwendete Matrix mit den an den gekennzeichneten Stellen angeordneten Matrixtransistoren die Struktur eines Festwertspeichers hat, so daß sich diese Matrix, insbesondere bei Realisierung mit Isolierschicht-Feldeffekttransistoren, besonders platzsparend integrieren läßt.

Die Erfindung wird nun anhand der Fig. der Zeichnung näher erläutert.

• Fig. 1 zeigt teilweise schematisch"das Schaltbild eines Ausführungsbeispiels der Erfindung und
• Fig. 2 zeigt vergrößert dargestellt die in Fig. 1 vorhandene Matrix.

Im Schaltbild eines Ausführungsbeispiels der Erfindung nach Fig. 1 ist die Eingabe-Tastatur TF schematisch mit m Zeilenleitungen 11, 12, 13, 1m und n Spaltenleitungen 21, 22, 2n gezeigt, wobei in Fig. 1 m = 4 und n = 3 ist. An den jeweiligen Kreuzungspunkten ist in bekannter Weise jeweils ein Tastschalter angeordnet, der beim Betätigen die jeweilige Zeilen- mit der jeweiligen Spaltenleitung direkt verbindet.

Die jeweilige Zeilenleitung 11, 12, 13, 1m ist über den getakteten Strompfad des zugehörigen Zeilentransistors ZT1, ZT2, ZT3, ZTm mit dem Schaltungsnullpunkt verbunden. Die Zeilentransistoren ZTm sind mit den Zählerstandausgängen 1, 2, 3, m des Zählers Z verbunden, dessen Zähleingang Ez am Ausgang des Taktgenerators TG liegt. Somit werden die Zeilentransistoren ZTm nacheinander von.den Zählerstandausgängen m leitend gesteuert. Dadurch wird, wenn durch Betätigung eines Tastschalters beispielsweise die Zeilenleitung 1m und die Spaltenleitung 2n miteinander verbunden werden, der entsprechende Zeilentransistor ZT1 mit dem ersten Widerstandselement SR1 zu einem Inverter zusammengeschaltet und das Potential an deren Verbindungspunkt auf das des Schaltungsnullpunkts durchgeschaltet (= L-Pegel).

Jeder Spaltenleitung 2n ist ein solches Widerstandselement SRn zugeordnet, den Spaltenleitungen 21, 22 also die Widerstandelemente SR1, SR2. Die Spaltenleitungen 2n liegen auch jeweils am Eingang des zweiten Spalteninverters SI21, SI22, SI2n.

Die Zählerstandausgänge 1...m des Zählers Z sind auch mit den Eingängen der jeweiligen Zeileninverter ZI1, ZI2, ZI3, ZIm verbunden. Ferner ist die Matrix M aus m Leitungsgruppen G1, G2, G3, Gm (vergleiche Fig. 2) vorgesehen, wobei jede Leitungsgruppe G..n Matrixleitungen hat. In den Fig. 1 und 2 sind also 12 derartige Matrixleitungen L1...Lmn vorhanden; diese sind über die zweiten Widerstandselemente MR1, MRmn mit der Betriebsspannung U verbunden. An diesen Matrixleitungen tritt das Ausgangssignal, also der Eins-aus-m-mal-n-Code auf.

Die Ausgänge der Zeileninverter ZIm sind jeweils mit dem Gate von Matrixtransistoren verbunden, über deren gesteuerten Strompfad das zugehörige zweite Widerstandselement MRmn am Schaltungsnullpunkt liegt, wobei zu jedem Zeileninverter ZIm eine Leitungsgruppe Gm gehört. Im Ausführungsbeispiel der Fig. 1 und 2, bei dem n = 3 ist, gehören also zu jedem Zeileninverter drei Matrixtransistoren T.. in jeder Leitungsgruppe Gm. Die Fig. 2 zeigt somit für die Leitungsgruppen G1, G2, G3, Gm die Matrixtransistoren T11, T12, Tln; T21, T22, T2n; T31, T32, T3n; Tml, Tm2, Tmn.

In ähnlicher Weise sind die Ausgänge der ersten und zweiten Spalteninverter SIln, S12n über weitere Matrixtransistoren mit den Leitungsgruppen Gm verbunden. Die Gesetzmäßigkeit dieser Verbindung besteht darin, daß der Ausgang jeden zweiten Spalteninverters SI2n am Gate eines weiteren, zu einer Leitungsgruppe Gm entsprechend gehörenden Matrixtransistors liegt. Aus Fig. 2 ist zu entnehmen, daß der Ausgang des zur ersten Spaltenleitung 21 gehörenden zweiten Spalteninverters SI21 in den Leitungsgruppen Gl..Gm jeweils mit der ersten Leitung verbunden ist, also die Matrixtransistoren T11', T12', T13, Tlm steuert. In ähnlicher Weise steuert der zur zweiten Spaltenleitung 22 gehörende zweite Spalteninverter SI22 über die zweite Leitung in den Leitungsgruppen Gl..Gm die Matrixtransistoren T21', T22', T23, T2n, während der der n-ten Spaltenleitung 2n zugeordnete zweite Spalteninverter SI2n die der n-ten Leitung in jeder Leitungsgruppe Gl..Gm zugeordneten Matrixtransistoren Tnl, Tn2, Tn3, Tnm ansteuert.

Jeder Ausgang der ersten Spalteninverter SIln liegt am Gate von (n-1) weiteren Matrixtransistoren, die denjenigen Leitungen jeder Leitungsgruppe Gl..Gm zugeordnet sind, die von den von den zweiten Spalteninvertern S12n gesteuerten weiteren Matrixtransistoren noch freigelassen sind. In Fig. 2 sind dies bezüglich des der ersten Spaltenleiturig 11 zugeordneten ersten Spalteninverters SI11 die Matrixtransistoren T112, Tlln; T122, T12n; T132, T13n; Tlm2, Tlmn. Der der zweiten Spaltenleitung 12 zugeordnete erste Spalteninverter SI12 ist mit den Gates der Matrixtransistoren T211, T21n; T221, T22n; T231, T23n; T2ml, T2mn verbunden. Schließlich steuert der erste Spalteninverter SIln die Gates der Matrixtransistoren Tnll, Tn12; Tn21, Tn22; Tn31, Tn32; Tnml, Tnm2.

Jede Leitung Lmn der Matrix M liegt an einem Eingang des NOR-Gatters N, dessen Ausgang den Freigabeeingang Es des Zählers Z ansteuert.

Führt man den oben angenommenen Betriebsfall, bei dem die Zeilenleitung 1m und die Spaltenleitung 2n durch Tastenfeldbetätigung miteinander verbunden sind, weiter durch, so bewirkt das Potential des Schaltungsnullpunkts (= L-Pegel) am Eingang des ersten Spalteninverters SIln, daß an dessen Ausgang das Potential der Betriebsspannung U (= H-Pegel) auftritt, das durch den zweiten Spalteninverter S12n wiederum in einen L-Pegel invertiert wird.

Andererseits wird der H-Pegel am Zählerstandausgang 1 des Zählers Z durch den Zeileninverter ZI1 in einen L-Pegel invertiert, und die dem Widerstandselement MRmn zugeordneten Matrixtransistoren Tlmn, T2mn sind durch die an den Ausgängen der ersten Spalteninverter SI11, SI12 auftretenden L-Pegel ebenfalls gesperrt, so daß die Leitung Lmn einen H-Pegel führt.

Wird nun gleichzeitig ein anderer Tastschalter des Tastenfelds TF betätigt, beispielsweise der links neben dem betrachteten in der rechten unteren Ecke des Tastenfeldes TF angeordnet liegende, werden also zusätzlich die Zeilenleitung 1m und die Spaltenleitung 22 miteinander verbunden, so tritt auch am Eingang des ersten Spalteninvertdrs SI12 ein L-Pegel und an dessen Ausgang ein H-Pegel auf, so daß der Matrixtransistor T2mn durchgesteuert wird und die Leitung Lmn einen L-Pegel annimmt. Somit haben alle Leitungen der Matrix M den Anfangs-L-Pegel wieder angenommen, woraus sich ohne weiteres eine Fehlbedienungsüberwachung im Sinne einer Sicherung gegen Mehrfachbetätigung ergibt.

Der an der Leitung Lmn bei der erwähnten Tastenbetätigung auftretende H-Pegel führt im übrigen am Ausgang des NOR-Gatters N zu einem L-Pegel, der den Zähler Z stoppt.

Im Ausführungsbeispiel nach Fig. 1 sind die Zeilentransistoren ZTm und die Matrixtransistoren T... als Isolierschicht-Feldeffekttransistoren gezeichnet, welche Realisierungsmöglichkeit der Erfindung besonders vorteilhaft ist. In diesem Falle werden selbstverständlich auch die ersten und die zweiten Widerstandelemente SRn, MRmn mittels Isolierschicht-Feldeffekttransistoren realisiert. Besonders vorteilhaft ist es, einerseits die die Zeilen-und die Matrixtransistoren realisierenden Isolierschicht-Feldeffekttransistoren und die Schalttransistoren der vorhandenen Inverter als n-Kanal-Anreicherungstyp-Transistoren auszuführen und andererseits die Lastelemente der Inverter und die Widerstandselemente als n-Kanal-Verarmungstyp-Transistoren. Das Gate der letzteren Transistoren ist dann mit dem jeweiligen Inverterausgang verbunden.