Domaine Technique

La présente invention concerne une mémoire morte rapide de densité élevée et pouvant être programmée électriquement.

Les mémoires mortes sont des éléments largement utilisés pour la réalisation de nombreux systèmes électroniques, par exemple pour contenir les mots de commande contrôlant l'exécution des instructions d'un programme dans une unité de contrôle ou un microprocesseur, pour réaliser les matrices ET et OU de réseaux logiques programmables, et généralement pour constituer des tables dans lesquels sont stockées des informations qui ne doivent qu'être lues. Il faut donc que ces éléments présentent une vitesse de fonctionnement la plus élevée possible comparable à celle des mémoires à accès aléatoire RAM. De plus l'opération de programmation de ces mémoires mortes, nécessaire pour stocker l'information qu'elles doivent contenir doit être la plus aisée possible.

Art Antérieur

Actuellement il existe différents types de mémoires mortes. Celles qui peuvent être programmées électriquement sont généralement du type à transistors C MOS à porte flottante tel que décrit dans l'article paru dans Electronics du 6 juillet 1978 à la page 107. En conséquence, elles ne présentent pas les caractéristiques de vitesse optimum.

Les mémoires mortes qui présentent de bonnes caractéristiques de vitesse sont réalisées par une matrice de cellules de mémoire chacune comportant un transistor bipolaire avec une résistance fusible connectée à l'émetteur, résistance que l'on fait fondre ou non par passage d'un courant adéquat ou autre moyen approprié, pour mettre la cellule dans l'un ou l'autre état représentant un "1" ou "0" binaire. De telles mémoires sont décrites dans l'article "Bipolar PROM Reliability" paru dans Microelectronics Reliability, Vol. 18, pages 325 à 332, Pergamon Press 1978.

Dans ce type de mémoire la résistance fusible occupe beaucoup de place et en conséquence, la densité d'intégration obtenue n'est pas suffisante.

Pour atteindre des densités élevées, on réalise des mémoires mortes dans lesquelles chaque cellule ne comporte qu'un transistor bipolaire. Ces mémoires mortes sont personnalisées au cours d'une étape de fabrication et c'est la présence ou l'absence d'une ouverture à l'émetteur qui indique que la cellule contient un "un" ou un "zéro". Ce type de mémoire présente les caractéristiques de vitesse élevée et de densité d'intégration élevée mais elles ne peuvent être personnalisées directement par l'utilisateur.

Pour réaliser des mémoires mortes on ne peut pas utiliser les cellules constituant généralement les mémoires à accès aléatoire du type dynamique telles que décrites dans les brevets US-A-3 979 734 et 3 876 994 dans lesquelles l'information binaire 1 ou 0 est représentée par la quantité de charges d'une capacité connectée à l'émetteur d'un transistor bipolaire, car ces cellules ont besoin d'être rafraîchies.

Résumé de la Présente Invention

Un objet de la présente invention est de réaliser une mémoire morte électriquement programmable qui présente les caractéristiques de densité et vitesse élevée des mémoires bipolaires à accès aléatoire du type dynamique.

La cellule de mémoire conforme à la présente invention permettant de réaliser une mémoire morte programmable électriquement PROM comporte un transistor bipolaire sur l'émetteur duquel est déposé un diélectrique en film mince. Le diélectrique en film mince est fabriqué de façon à avoir des propriétés de claquage contrôlées, pour que lorsque le potentiel aux bornes de la couche diélectrique est de l'ordre de 1 volt, le courant de fuite dans cette couche soit très faible, et que lorsque le potentiel augmente à une valeur supérieure à 3,5 volts, le diélectrique claque. Dans ce cas, un contact ohmique est établi à l'émetteur du transistor, ce contact ayant une résistance faible.

Pour réaliser une mémoire morte, les cellules sont disposées en matrice aux intersections des lignes de bits et des lignes de mots, les lignes de bits étant connectées à la borne supérieure d'une couche diélectrique et les lignes de mots étant connectées à la base d'un transistor.

Pour programmer la mémoire des moyens sont prévus pour faire claquer ou non le diélectrique de chacune des cellules suivant l'état 1 ou 0 dans lesquelles elles doivent être mises.

La couche diélectrique mince est constituée par un oxyde d'un métal de transistion ou un titanate ou bien par du silicium amorphe ou du silicium amorphe enrichi avec 1 à 2% d'oxygène.

D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci.

Brève Description des Figures

• La figure 1 représente le schéma électrique d'une cellule de mémoire avant programmation.
• La figure 2 représente le schéma électrique de la même cellule de mémoire après programmation.
• La figure 3 représente une courbe de la densité de courant dans la cellule, dans l'un et l'autre de ses états.
• La figure 4 représente schématiquement un arrangement de cellules pour constituer une mémoire morte électriquement programmable.
• La figure 5 représente à titre d'exemple un décodeur d'adresses de lignes de mots qui peut être utilisé dans l'arrangement de la figure 4.
• La figure 6 représente à titre d'exemple un décodeur d'adresses de lignes de bits qui peut être utilisé dans l'arrangement de la figure 4.
• La figure 7 représente une vue de dessus de deux cellules de mémoires intégrées avec les lignes de mots et de bits correspondantes.
• La figure 7-1 représente une vue en coupe le long de la ligne I-I de la figure 7.

Description Détaillée de la Présente Invention

Le schéma électrique d'une cellule de mémoire est représenté sur la figure 1. Lorsque le réseau de mémoire est fabriqué chaque cellule comprend un transistor Tl qui dans un mode de réalisation préféré est un transistor NPN. Le collecteur de ce transistor est connecté à une tension de polarisation au point A. La base du transistor est connectée à une ligne de mot WL et l'émetteur, sur lequel est déposée une couche diélectrique représentée schématiquement en 2 par une capacité, est connecté à une ligne de bit BL au point B. La cellule dans cet état représente par exemple l'emmagasinage d'un 0 binaire. En conséquence l'utilisateur aura à sa disposition une mémoire morte constituée d'un réseau de cellules tel que représenté sur la figure 4, dans laquelle toutes les cellules emmagasinent un zéro.

Pour programmer la mémoire afin d'inscrire des uns dans les cellules désirées, on applique aux cellules sélectionnées des tensions appropriées, par l'intermédiaire des lignes de mots et des lignes de bits pour faire claquer le diélectrique. Dans ces conditions le diélectrique représenté en 2 devient un élément résistif provoquant un contact ohmique entre l'émetteur du transistor Tl et la ligne BL, comme représenté sur la figure 2.

Pour ce faire, le niveau sur la borne A est augmenté par rapport au niveau de fonctionnement normal. Dans un mode de réalisation préféré on le fait passer de 3,4 volts à 5 volts. Un niveau haut est appliqué sur la base du transistor et le niveau de la ligne de bit est abaissé pour qu'il y ait au moins une tension de 3,5 volts aux bornes de la couche diélectrique ce qui provoque son claquage.

Un moyen permettant de réaliser l'opération de programmation à l'état 1 des cellules désirées d'un ensemble de mémoire sera décrit en référence à la figure 4.

La figure 3 représente les courbes montrant les deux états d'une cellule.

La courbe a montre la densité du courant dans la cellule avant claquage du diélectrique, on peut voir que cette densité de courant est faible et que dans cet état la cellule est dans le même état qu'une cellule sans émetteur dans une mémoire morte classique personnalisable à la fabrication.

Le claquage se produit à au moins 3,5 volts et l'état de la cellule après claquage est représenté par la courbe b.

La tension de claquage doit être suffisamment faible pour assurer une compatibilité avec les circuits intégrés à densité élevée, c'est-à-dire quelques volts. Elle doit être aussi suffisamment contrôlée pour que la conception des circuits de programmation soit simple. Les autres caractéristiques électriques de la couche diélectrique peuvent être médiocres. Le courant de fuite d'un dispositif de 10 microns carré de surface peut être de l'ordre du microampère par volt dans l'état haute impédance (courbe a).

Des matériaux ayant une faible bande d'énergie 2 à 5 eV sont les plus appropriés puisqu'ils présentent une faible tension de claquage pour des épaisseurs qui sont suffisamment importantes pour être facilement contrôlables de l'ordre de 20 x 10-⁶ à 100 x 10^-6 millimètres. Les diélectriques ayant des tensions de claquage de l'ordre de 10⁵ à 10⁶ volts par centimètre sont appropriés.

On peut donc utiliser:

• 1) des oxydes de métaux de transition ou des titanates tels que:

  • . l'oxyde de tantale, l'oxyde de vanadium, l'oxyde de zirconium, l'oxyde de niobium, le titanate de baryum ou le titanate de strontium.

• 2) du silicium amorphe ou du silicium amorphe enrichi avec 1 ou 2% d'oxygène.
• 3) des matériaux déposés chimiquement sous faible pression, tels que l'oxyde de silicium Si0₂ ou l'alumine Al₂O_3, ou le nitrure de silicum Si₃N₄. Ces matériaux sont plus sensibles aux contraintes de tensions, et peuvent être utilisés en couches plus minces de l'ordre de 10 x 10^-6 millimètres. L'obtention de ces couches minces est cependant plus difficile à contrôler.

On va maintenant décrire en référence à la figure 4, un réseau de cellules de mémoire du type représenté sur la figure 1 avec les moyens permettant de réaliser la programmation de la mémoire, c'est-à-dire son chargement avec les données binaires appropriées, dans l'hypothèse où un 0 est représenté par l'état haute impédance et un 1 est représenté par l'état basse impédance. Bien entendu, on pourrait faire l'hypothése inverse sans sortir du cadre de ladite invention.

Les cellules C, sont disposées en m rangées et n colonnes. Les cellules sont disposées aux intersections de n lignes de mots WL1 à WLn, deux de ces lignes sont représentées et de m lignes de bits BL1 à BLm. Une cellule à l'intersection de la ligne de mots WLi et de la ligne de bits BLk porte la référence CiK. Seules certaines cellules portent cette notation sur le dessin pour plus de clarté. On peut faire un réseau comportant au moins 288 lignes de bits et 256 lignes de mots.

Les bases des transistors des cellules de chaque colonne sont connectées à une ligne de mots, les bases des cellules de la première colonne sont connectées à la ligne de mots WL1 et les bases des cellules de la dernière colonne n sont connectées à la ligne WLn. Les lignes de mots intermédiaires ne sont pas représentées pour plus de clarté.

Les lignes de mots sont adressées par un décodeur d'adresses de lignes de mots 10. Les circuits pouvant être utilisés pour réaliser cette fonction sont bien connus, un exemple de réalisation est représenté sur la figure 5.

Le circuit décodeur d'adresse reçoit les signaux d'adressage, huit sont représentés sur la figure, IWO à IW7, ils permettent d'adresser 2⁸ lignes de mots soit 256. Les sorties du décodeur d'adresse 11-1 à 11-n sont appliquées aux bases des transistors d'attaque de lignes de mots WDl à WDn. Les lignes de mots sont connectées aux émetteurs des transistors d'attaque. Pour sélectionner une ligne de mots, le décodeur d'adresse engendre sur la sortie correspondante un signal qui rend conducteur le transistor d'attaque associé à cette ligne, les transistors d'attaque associés aux lignes non sélectionnées étant bloqués.

Les collecteurs des transistors d'attaque sont connectés à des bornes 12-1 à 12-n respectivement sur lesquelles peuvent être appliquées des tensions de polarisation appropriées. Les bases des transistors d'attaque sont connectées aux anodes de diodes de Schottky Dl à Dn dont les cathodes sont connectées à des bornes 13-1 à 13-n respectivement, sur lesquelles peuvent être appliquées des tensions appropriées d'une façon qui sera décrite ultérieurement. Les émetteurs des transistors d'attaque sont connectés par des résistances Rl à Rn à des bornes 14-1 à 14-n.

Les points B des cellules d'une même rangée sont connectés à une ligne de bit BL. Les m lignes de bits BL1 à BLm sont réparties en k groupes comprenant m/k lignes. Dans le mode de réalisation où m égal 288, on choisit k=₁₆, les lignes de bits sont donc réparties en 16 groupes de 18 lignes, ce qui permet d'adresser simultanément les 18 lignes de bits d'un mot. Chaque groupe est adressé par 16 lignes BS1 à BS16. Chacune des lignes BS1 à BS16 est connectée à 18 lignes de bits, comme représenté schématiquement sur la figure. Cette disposition qui est déjà connue ne fait pas partie de l'invention. Ce mode de réalisation n'est choisi qu'à titre d'exemple.

Les lignes BS1 à BS16 sont sélectionnées par un décodeur d'adresse de lignes de bits 15 qui à partir de quatre signaux d'adresses IBO à IB3, engendre un signal de sélection approprié sur les sorties 16-1 à 16-n pour sélectionner une des lignes BS1 à BS16. Un circuit qui peut être utilisé pour mettre en oeuvre cette fonction est représenté sur la figure 6.

Les lignes de bits sont connectées aux lignes BS1 à BS16 par des résistances 17-1 à 17-m d'une part et à 18 circuits de détection et de programmation 18-1 à 18-18 d'autre part.

On n'a représenté sur le dessin que deux circuits de détection et de programmation 18-1 à 18-18. Ces circuits étant identiques ou n'en décrira qu'un seul, le circuit 18-1.

Le circuit 18-1 comporte 16 transistors 19-1 à 19-16 dont les émetteurs sont connectés aux lignes de bits sélectionnées par les lignes BS1 à BS16. Les bases des transistors 19-1 à 19-16 sont reliées ensemble à la borne 20, il en est de même pour leurs collecteurs qui sont connectés au noeud commun 21. Une diode de Schottky d'antisaturation Sl a son anode connectée à la borne 20 et sa cathode connectée au point 21.

La borne 20 est connectée à une tension de polarisation appropriée dans le mode de lecture de la mémoire et à une tension de programmation pour réaliser le chargement des cellules.

Les bits de données lus sont fournis à la sortie d'un circuit de lecture. Ce circuit comprend les résistances 23 et 24 ayant une borne commune, l'autre borne de la résistance 24 étant reliée au point 21 et l'autre borne de la résistance 23 est connectée à une borne 25, sur laquelle est appliquée une tension appropriée en mode de lecture et en mode programmation.

Le point commun des résistances 23 et 24 est connecté au collecteur d'un transistor 26 monté en diode. L'émetteur du transistor 26 est connecté à la base d'un transistor 27 polarisé par une résistance 28 disposée entre la base du transistor 27 et la masse.

L'émetteur du transistor 27 est aussi connecté à la masse, son collecteur est connecté par une résistance 29 à une borne 30 sur laquelle est appliquée une tension différente en mode lecture et en mode programmation. Une diode de Schottky d'antisaturation S2 est disposée entre le collecteur et la base du transistor 27.

Les valeurs des différentes tensions appliquées sur les différentes bornes sont les suivantes dans un mode de réalisation préféré, il est bien entendu que d'autres valeurs peuvent être choisies pour autant qu'elles permettent de réaliser l'opération de claquage du matériau diélectrique.

On va maintenant décrire le fonctionnement d'un tel ensemble. A la fabrication toutes les cellules sont constituées comme sur la figure 1, et sont donc supposées dans l'état zéro.

Pour programmer un 1 dans une cellule sélectionnée c'est-à-dire claquer le diélectrique, les bornes 12-1 à 12-n et 13-1 à 13-n sont mises à la valeur haute +5 volts. On va supposer que l'on veuille sélectionner la cellule C11, pour cela, la ligne de mots WL1 est sélectionnée, de ce fait la tension sur la base du transistor de la cellule Cll est légèrement inférieure à +5 volts. La ligne de bit BL1 est sélectionnée en abaissant le potentiel sur la ligne BS1.

La borne 20 est mise à 0,8 volt et la tension aux bornes de la couche diélectrique est de l'ordre de 4,2 volts. En appliquant sur la borne 20 une tension de 5 volts, la couche diélectrique n'est pas claquée. Les bornes 25 et 30 sont mises à 5 volts dans le mode programmation pour assurer la protection des transistors.

En mode lecture, l'ensemble fonctionne de la même façon qu'une mémoire à personnalisation par mise en place ou non des émetteurs des transistors des cellules, c'est-à-dire que pour lire l'état des 18 cellules adressées par une des lignes BS1 à BS16 connectées à une ligne de mots, la ligne de mots est sélectionnée de même que la ligne BSj désirée, et les circuits 18-1 à 18-18 fournissent sur les sorties 22 une information binaire correspondant à l'état des cellules adressées. Cette opération qui est classique ne sera pas décrite plus en détail.

Les figures 5 et 6 représentent deux circuits décodeurs qui peuvent être utilisés comme circuits 10 et 15 respectivement.

Le circuit de la figure 5 comprend huit générateurs de valeur vraie/complémentaire AWO à AW7 qui reçoivent sur leurs entrées les bits d'adresse IWO à IW7. Ils fournissent sur leurs sorties indiquée par le signe y_, la valeur complémentaire du signal d'entrée et sur l'autre sortie, la valeur vraie dudit signal. Le décodeur proprement dit est constitué par une matrice de diodes de Schottky. Chaque ligne verticale de la matrice est connectée à la base d'un transistor d'attaque WD1 à WDn et les lignes horizontales sont constituées par les lignes de sortie des générateurs AWO à AW7. Les anodes des diodes sont connectées aux lignes verticales et les cathodes à des lignes horizontales, de telle façon que lorsqu'un signal d'adressage d'une ligne de mot, par exemple 00000000 pour la ligne WL1, les diodes correspondantes soient toutes bloquées pour qu'un signal de niveau haut égal à la tension à la borne 50-1 soit appliqué à la base du transistor WD1. Dans le mode programmation, cette tension est de 5 volts et dans le mode lecture normale elle est de 3,4 volts.

Le décodeur d'adresse de lignes de bits est réalisé de la même façon sauf qu'il ne comporte que 4 générateurs de valeur vraie/complémentaire ABO à AB3 qui reçoivent les bits des signaux d'adressage IBO à IB3, puisqu'il ne faut sélectionner qu'une parmi les seize lignes BS1 à BS16. Des circuits d'attaque BD1 à BD16 permettent d'imposer sur la ligne sélectionnée BS1 à BS16 un niveau bas.

On va maintenant décrire en référence aux figures 7 et 7-1 la disposition dans le silicium de deux cellules par exemple C11 et C12 connectées aux lignes de mots WL1 et WL2 (non représentées sur la figure 4) et à la ligne de bits BL1.

La ligne de bits BL1 est située au premier niveau de métal et les lignes de mots WL1 et WL2 sont reliées au deuxième niveau de métal comme on peut le voir sur la vue en coupe 7-I, les deux niveaux étant séparés par un isolant. Les transistors des cellules sont intégrés dans une couche dopée P 70, constituant la base. Sur la figure 7, cette couche est référencée par 70-1 et 70-2. Une région N+ d'émetteur 71 est prévue au-dessus de laquelle est disposée la couche diélectrique 2. La région 72 constitue le sous-collecteur du transistor.

Sur la vue de dessus, on peut voir en 73-1 et 73-2 les contacts à la base et en 74-1 et 74-2 les ouvertures à l'émetteur.

Les lignes de mots WL1 et WL2 sont connectées aux bases des transistors par un "via" 75-1 et 75-2.

Le contact collecteur des transistors n'est pas représenté sur cette figure. Etant donné que les collecteurs de plusieurs transistors doivent être connectés à une même tension, il peut y avoir un contact commun à plusieurs transistors, situé à un point approprié dans l'ensemble. Cette disposition qui est classique ne sera pas décrite plus en détail.

Ces figures 7 et 7-1 montrent donc que l'ensemble de mémoire peut être très dense puisque la couche diélectrique n'occupe pas de surface supplémentaire sur le silicium.

Bien que l'ensemble de mémoire ait été décrit comme composé de cellules comprenant un transistor NPN, il est bien entendu que l'on peut utiliser un transistor d'un autre type par exemple PNP sans pour autant sortir du cadre de ladite invention. Dans cette hypothèse, il conviendra simplement de changer les tensions de commande, ce qui est évident pour l'homme de l'art.