一种PRACH基带信号的DFT实现系统及实现方法
专利汇可以提供一种PRACH基带信号的DFT实现系统及实现方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种PRACH基带 信号 的DFT实现结构及实现方法，该结构为现场可编程 门 阵列FPGA结构，包括ROM1、ROM2和ROM3， 相位 一索引号计算模 块 、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；ROM1、ROM2和ROM3分别用于存储1/umodNZC、和Xu(0)的值，相位一索引号计算模块和相位二索引号计算模块分别用于计算z(k)和序列的相位索引号。本发明充分利用ZC序列的特殊性，简化了信号生成过程中DFT的计算，进而简化整个信号生成过程。，下面是一种PRACH基带信号的DFT实现系统及实现方法专利的具体信息内容。
1.一种PRACH基带信号的离散傅里叶变换DFT实现系统，该系统为现场可编程门阵列FPGA结构，其特征在于，包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；只读存储器ROM1、ROM2和ROM3的输入均为读地址；
ROM1用于存储1/umodNZC的值，ROM2用于存储 的值，ROM3用于存储Xu(0)的值，其中，u为ROM1的输入，NZC为ZC序列的长度，
相位一索引号计算模块用于计算z(k)序列的相位索引号；相位二索引号计算模块的输入为计算前导时的时域偏移量Cv，用于计算 序列的相位索引号，其中，相位索引号是指公式 中的θ， 求模模块用于对NZC求模。
2.根据权利要求1所述的一种PRACH基带信号的离散傅里叶变换DFT实现系统，其特征在于，相位一索引号计算模块包括相位索引号差计算子模块、初始相位索引号计算子模块、加法器二和相位索引号计算子模块，相位索引号差计算子模块和初始相位索引号计算子模块的输入均为ROM1的输出，加法器二的输入为相位索引号差计算子模块和初始相位索引号计算子模块的输出，加法器二的输出端与相位索引号计算子模块的输入端连接；
相位索引号差计算子模块用于计算zz(k)序列的相位索引号差，初始相位索引号计算子模块用于计算zz(k)序列的相位索引号初始值，相位索引号计算子模块用于对加法器二的输出进行处理得到z(k)序列的相位索引号，其中，
3.根据权利要求2所述的一种PRACH基带信号的离散傅里叶变换DFT实现系统，其特征在于，求模模块包括减法器、判断器和选择器，选择器有三个输入端，减法器的输出端与判断器的输入端连接，判断器的输出端与选择器的顶端输入端连接，选择器的第一个数输入和第二个数输入分别为减法器的输出和减法器的输入；
减法器用于将其输入值减去NZC；判断器用于判断减法器的输出是否大于等于0，是则输出为1，否则输出为0；选择器的顶端输入为1时输出第一个数，为0时输出第二个数。
4.根据权利要求3所述的一种PRACH基带信号的离散傅里叶变换DFT实现系统，其特征在于，相位二索引号计算模块和相位索引号差计算子模块均为一阶反馈结构，该一阶反馈结构包括一个加法器、一个求模模块和一个延时器，该加法器的输入为该一阶反馈结构的输入和延时器的输出，该加法器的输出端与该求模模块的输入端连接，该求模模块的输出端与延时器的输入端连接，延时器用于延时一个时钟周期。
5.根据权利要求4所述的一种PRACH基带信号的离散傅里叶变换DFT实现系统，其特征在于，相位索引号计算子模块包括一个求模模块和一个一阶反馈结构，相位索引号计算子模块的输入即为该求模模块的输入，该求模模块的输出端与该一阶反馈结构的输入端连接。
6.根据权利要求5所述的一种PRACH基带信号的离散傅里叶变换DFT实现系统，其特征在于，初始相位索引号计算子模块包括两个加法器、一个求模模块、一个乘法器、一个取整器、一个求模器和一个选择器，该选择器具有三个输入端，第一个加法器的输出端与该求模模块的输入端连接，该求模模块的输出端分别与该乘法器和该求模器的输入端连接，该乘法器的输出端与该取整器的输入端连接，该取整器的输出端与第二个加法器的输入端连接，该求模器的输出端与该选择器的顶端输入端连接，该选择器的第一个数输入和第二个数输入分别为第二个加法器的输出和第二个加法器的输入；
第一个加法器用于将初始相位索引号计算子模块的输入值加1；该乘法器用于将其输入值乘以0.5；该求模器用于将其输入值对2求模；第二个加法器用于将其输入值加420；该选择器的顶端输入取值只能为1或0，为1时输出第一个数，为0时输出第二个数。
7.一种PRACH基带信号的离散傅里叶变换DFT实现方法，该方法通过现场可编程门阵列FPGA硬件平台实现，包括三个只读存储器ROM1、ROM2和ROM3，ROM1用于存储1/umodNZC的值，ROM2用于存储 的值，ROM3用于存储Xu(0)的值，其中，u为ROM1的输入，NZC为ZC序列的长度， 这三个只读存储器
的输入均为读地址，其特征在于，该方法包括：
通过相位一索引号计算模块计算z(k)序列的相位索引号，相位一索引号计算模块的输入为ROM1的输出，其中，相位索引号是指公式 中的θ，
通过相位二索引号计算模块计算 序列的相位索引号，相位二索引号计算模块的输入为计算前导时的时域偏移量Cv；
通过加法器一将相位一索引号计算模块和相位二索引号计算模块的输出进行求和；
通过求模模块将加法器一的输出对NZC求模；
分别获取ROM2和ROM3中相应地址存储的值，并通过乘法器将ROM2的输出与ROM3的输出相乘，ROM2的输入为求模模块的输出，ROM3的输入为ROM1的输出。
8.根据权利要求7所述的一种PRACH基带信号的离散傅里叶变换DFT实现方法，其特征在于，相位一索引号计算模块计算z(k)序列的相位索引号的方法包括：
通过相位索引号差计算子模块计算zz(k)序列的相位索引号差，其中，
通过初始相位索引号计算子模块计算zz(k)序列的相位索引号初始值，相位索引号差计算子模块和初始相位索引号计算子模块的输入均为ROM1的输出；
通过加法器二将相位索引号差计算子模块和初始相位索引号计算子模块的输出进行求和；
通过相位索引号计算子模块对加法器二的输出进行处理得到z(k)序列的相位索引号。
一种PRACH基带信号的DFT实现系统及实现方法
技术领域
背景技术
发明内容
具体实施方式
算模块和相位二索引号计算模块分别计算 序列和 序列的相位索引
号，然后将这两个序列的相位索引号相加，由于其和值有可能大于ZC序列的长度NZC，故还需要通过一个求模模块将该和值对NZC求模，求模后的值作为ROM2的输入，从ROM2中读取序列的值，再与ROM3中的Xu(0)值相乘，即可得到X(k)。由于在
计算复指数地址中存在对839的求模运算，采用递归的方式可以避免求模运算，且不存在乘法运算，只有加法、比较、选择等简单运算。
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