비휘발성 자기 메모리 셀 및 디바이스
专利汇可以提供비휘발성 자기 메모리 셀 및 디바이스专利检索，专利查询，专利分析的服务。并且PURPOSE: A non-volatile magnetic memory cell and a logic switching device is provided to improve a power consumption and an access speed of a magnetic memory cell by using a technique of Magnetic Tunnel Junction(MTJ). CONSTITUTION: The non-volatile magnetic memory cell and a logic switching device comprises: a first ferromagnetic material layer(302); a second ferromagnetic material layer(304); a insulated layer(306) inserted between the first and the second ferromagnetic material layers; a recoding conductor further comprising a first conductive segment(206) arranged to a first direction and adjacent to the first ferromagnetic material layer; and a second conductive segment(208) arranged to a second direction, lain at right angles to the first direction, and adjacent to the second ferromagnetic material layer; a circuit structure for terminating the first and the second conductive segments，下面是비휘발성 자기 메모리 셀 및 디바이스专利的具体信息内容。
비휘발성 자기 메모리 셀 및 디바이스 {NON-VOLATILE MAGNETIC MEMORY CELL AND DEVICES}
본 발명은 일반적으로 자기 기억 디바이스(magnetic storage device)에 관한 것으로 더 구체적으로는 비휘발성 자기 메모리 셀(non-volatile magnetic memory cell)과 메모리 그리고 그 메모리 셀을 채용한 논리 스위칭 디바이스(logic switching device)에 관한 것이다.
컴퓨터 메모리용 메모리 셀의 바람직한 특성은 고속, 저전력, 비휘발성 및 저가격이다. 저가격은 일반적으로 단순 제조 공정과 고집적도 셀의 사용으로 달성된다. 동적 랜덤 액세스 메모리(DRAM) 셀은 빠르면서도 전력 소비가 적다. 그러나 DRAM 셀의 내용은 휘발성이고 따라서 매초 여러번 리프레시(재기록)를 해야만 한다. 플래시 형태의 EEPROM 셀은 비휘발성이고, 감지(sensing) 전력이 낮고, 단일 디바이스로 구성된다. 그러나 EEPROM 셀은 일반적으로 데이터를 기록하는데 수 마이크로 초가 걸리고 그와 같은 데이터를 지우는데 수 밀리 초가 걸린다. 이렇게 접근 시간이 느린 EEPROM 셀은 많은 응용, 특히 컴퓨터의 메인 메모리로 사용하는데는 바람직하지 않다.
DRAM과는 다르게, 강자성 영역의 자화 방향에 의해 정보를 저장하는 자기 메모리 셀은 장시간 동안 저장된 정보를 유지할 수 있으므로 비휘발성이다. 강자성 영역 근처에서 물질의 전기적 저항 대신에 자기 상태를 이용하는 소정 형태의 자기 메모리 셀들은 집합적으로 자기 저항(MR) 메모리 셀로 알려져 있다. 그와 같은 MR 메모리 셀의 배열은 일반적으로 자기 RAM 또는 MRAM이라고 불리운다. MRAM 디바이스는 미국 특허 제3,375,091호에서 MR 감지를 채용한 쌍안정(雙安定) 자기 소자(bi-stable magnetic element)의 형태로 처음 제안되었다. MRAM의 셀은 자성금속과 자성합금의 이방성 자기저항(anisotropic magneto resistance; AMR) 효과를 기초로 설계되었다. MRAM 셀은 논리 상태 0을 나타내는 "고" 저항과 논리 상태 1을 나타내는 "저" 저항의 두 가지 안정된 자기 구성을 갖는다. 그러나 AMR 효과의 진폭은 대부분의 강자성계 내에서 일반적으로 5%이하이며, 이것은 감지 신호의 진폭을 제한한다. 이것은 상기 디바이스의 액세스 시간이 매우 느림을 의미한다.
더 민감하고 효율적인 프로토타이프(prototype) MRAM 디바이스는 Tang 등에 의해 "IEEE Trans. Magn." 31권 3206면(1995)의 "스핀 밸브 램 셀(Spin-Valve Ram Cell)"에 개시된 것처럼 거대 자기저항(giant magnetoresistance; GMR)을 나타내는 스핀 밸브 구조를 사용하여 최근까지 제조되어 왔다. 개시된 기본 기억 요소는 동박 스페이서층에 의해 분리된 한쌍의 자성층으로 이루어진 스트라이프(stripe) 구조를 갖는다. 자성 층 중 하나의 자화가 반강자성 박층(thin anti-ferromagnetic layer)과의 교환결합에 의해 고착된 자기 방향에 고정되는 동안, 다른 층의 자화는 일어나지 않는다. 자유층(free layer)의 자화가 고정층(pinned layer)의 자화와 동일할 경우, 층들의 자화가 서로 반대일 경우보다 셀의 저항이 작다. 이러한 두가지 자기 구성은 논리 상태 "0"과 "1"을 나타낸다. 그와 같은 디바이스들은 저항이 14% 만큼 크게 변하며, 이것은 이전의 MRAM 셀보다 더 높은 신호 레벨과 더 빠른 액세스 시간을 가져온다. 그러나 셀의 내용을 판독하는 동시에 내용이 파괴된다. 더욱이 스핀 밸브 디바이스 고유의 낮은 저항은 높은 감지 전력을 필요로 하며, 이로 인해 고집적 메모리 디바이스를 생산하는 것이 어렵다.
자기 터널 접합(MTJ)은 대체로 AMR 또는 GMR 셀과는 다른 물리 법칙에 기초한다. MTJ에서, 두 자성층은 절연 터널 장벽(insulating tunnel barrier)에 의해 분리되고, 자기저항은 두 강자성층 사이에서 전도 전자(conduction electron)의 스핀 분극 터널링 효과(spin-polarized tunneling effect)로 생긴다. 터널링 전류는 두 강자성층의 자화의 상대적인 방향에 달려있다. MTJ는 Moodera 등에 의해 "강자성 박막 터널 접합 내의 상온 거대 자기저항"(Phy. Rev. Lett., Vol. 74, No.16, April, 1995, pp. 3273-3276)에 기술되어 있다.
도 1에 MTJ의 개략도가 도시되어 있다. 중심적인 구성 요소는 절연층에 의해 분리된 두 개의 강자성 금속층(FM1과 FM2)을 포함하는 세개층의 샌드위치 구조이다. FM1(102)과 FM2(104)의 두께는 몇 개의 원자층에서 수 마이크론까지 임의의 값을 가질 수 있다. 절연층(106)의 두께는 1-10 나노미터(nm)의 범위 내에 있다. 전압(108)이 FM층들(102, 104)에 공급될 경우, FM층에서 나온 전자들이 절연층(106)을 통과하여 다른 FM층으로 들어가서 터널링 전류(I t )라고 불리는 전류를 발생시킨다. 터널링 전류의 크기는 전압의 세기에 달려있다. MTJ의 저항은 공급 전압의 함수이기도한 R=V/I t 로 정의된다. 저항의 크기는 또한 FM층(102)과 FM층(104)의 자화의 관계에도 달려있다. 층들의 자화가 서로 평행이면, R의 값은 작은값 R min 을 갖는 것으로 간주된다. 층들의 자화가 서로 반대평행(anti-parallel)이면, R은 최대값 R max 를 갖는다. 이 극한 값 사이의 범위(0〈Θ〈180°) 내에서, 저항값은 최소값과 최대값 사이에서 변한다.
일반적으로, 원하는 저항을 얻기 위해 자기장을 공급하여 FM2(104)의 자화 방향을 변경하는 동안, FM1(102)의 자화는 (예를 들면, 높은 보자력을 가진 물질에 의해서 또는 스핀 밸브의 경우에서와 같이 FM1을 반강자성(反强磁性) 교환으로 고정함으로써) 소정 방향으로 고정될 수 있다.
MTJ 디바이스를 메모리 응용에 사용하는 것을 바람직하게 하는 싶은 몇 가지 특성이 있지만, 전술한 실제적인 제한들이 MTJ 제품의 성공적인 상업화를 막고 있다. 따라서 MTJ 셀을 상업적 응용에 성공적으로 사용하기 위해서는 개선된 MTJ 셀 구조 및 메모리 디바이스 아키텍처가 필요하다.
본 발명의 한가지 형태에 따르면, 메모리와 논리 스위칭 응용에 사용하기 위한 자기 터널링 접합 셀은 제1 강자성층, 제2 강자성층, 그리고 제1·제2 강자성층 사이에 위치하여 자기 터널 접합 요소를 형성하는 절연층으로 형성된다. 셀은 또한 제1 방향으로 정렬되고 제1 강자성 층에 근접하게 위치하는 제1 도체 세그먼트(conductor segment)와 대체로 제1 방향에 직교하는 제2 방향에 정렬되고 제2 강자성층에 근접하게 위치하는 제2 도체 세그먼트를 갖는 기록 도체(write conductor)를 포함한다. 셀은, 제1·제2 도체 세그먼트를 터미네이션시키고 단극(monopolar) 기록 전압과 단지 단일 포트 기록 단자를 사용하여 기록 도체에 양방향 전류가 흐르도록 허용하는 회로 요소를 추가로 포함한다. 양방향 전류는 제1 전류 방향에서 고 임피던스 상태를 셀에 기록하고, 제2 전류 방향에서 저 임피던스 상태를 셀에 기록한다.
제1·제2 강자성층은 반금속(half-metallic) 강자성 물질로 형성되는 것이 바람직하다. 그와 같은 물질은 CrO 2 , Fe 3 O 4 , D가 알카리 토금속 원소(earth element)인 La 1-x D x MnO 3 형태의망가나이트(manganite), X가 Co, Ni, Cu, Pd 중 하나이고 Y가 Al, Sn, In, Sb 중 하나인 X 2 MnY 형태의 허슬러 합금(Heusler alloy)을 포함한다. 반금속 강자성 물질은 셀이 거의 이상적인 스위칭 특성을 갖도록 해주는 전 스핀 분극(total spin polarization)에 가까운 특성을 갖는다.
양방향 전류 흐름을 가능하게 하는 회로 요소는 제1 방향에서 전하를 축전하고 제2 방향에서 방전하는 커패시터 구조의 형태를 가질 수 있다. 회로 요소는 또한 전압 분압기 회로(voltage divider circuit) 형태를 취할 수도 있다. 대안적 실시예에서, 양극성 기록 전압(bipolar write voltage)이 사용 가능하면, 회로 요소가 그라운드 전위를 갖는 저항 터미네이션의 형태를 취할 수 있다.
본 발명의 다른 하나의 실시예에 따르면, 자기 랜덤 액세스 메모리(MRAM) 디바이스가 복수의 비트선(bit line)과 복수의 워드선(word line)을 포함하고 형성된다. 비트선과 워드선은 실제로 직교 방식으로 연장되어 다수의 교차점을 형성한다. MRAM은 단일 셀이 각 교차점과 관련을 갖는 복수의 자기 터널 접합 셀을 추가로 포함한다. 셀은 제1 강자성층, 제2 강자성층 그리고 이들 강자성층들 사이에 삽입되는 절연층으로 형성된다. 각 셀은 또한 제1 강자성층에 근접해서 제1 방향에 정렬되는 제1 도체 세그먼트와 제2 강자성층에 근접해서 실제로 제1 방향에 직교하고 제2 방향에 정렬되는 제2 도체 세그먼트를 갖는 기록 도체를 포함한다. 각 셀의 기록 도체는 용량성 구조(capacitive structure)와 같이 양방향 전류 흐름을 인에이블(enable)시키는 회로 요소로 터미네이션된다. 제1 트랜지스터는 기록 도체를 해당 비트선과 워드선에 연결한다. 제2 트랜지스터는 판독 신호를 셀에 공급하기 위해 해당하는 워드선을 제1 강자성층에 연결한다. 각 셀은 공급된 판독 신호를 검출하기 위해 제2 강자성층과 해당 출력 비트선 사이에 삽입되는 관련된 센스 앰프(sense amplifier)를 갖는다.
제1·제2 강자성층은 반금속 강자성 물질로 형성되는 것이 바람직하다. 그와같은 물질은 CrO 2 , Fe 3 O 4 , D가 알카리 토금속 원소(earth element)인 La 1-x D x MnO 3 형태의망가나이트(manganite), X가 Co, Ni, Cu, Pd 중 하나이고 Y가 Al, Sn, In, Sb 중 하나인 X 2 MnY 형태의 허슬러 합금을 포함한다. 반금속 강자성 물질은 셀이 거의 이상적인 스위칭 특성을 갖도록 해주는 전 스핀 분극(total spin polarization)에 가까운 특징을 갖는다. 이것은 MRAM을 쉽고 빠르게 판독할 수 있게 해준다.
본 발명의 또 다른 실시예에 따르면, 대체로 서로 평행이고 제1 평면에 존재하는 복수의 트라이스테이트(tri-state) 비트선을 포함하는 자기 랜덤 액세스 메모리(MRAM) 디바이스가 형성된다. MRAM은 또한 대체로 서로 평행이고 제2 평면에 존재하는 복수의 트라이스테이트 워드선을 포함한다. 워드선 및 비트선은 대체로 직교하며 복수의 교차점을 갖는 행과 열의 배열을 이룬다. 각 워드선과 비트선은 용량성 구조와 같이 전류를 양방향으로 흐르게 할 수 있는 회로 소자(circuit element)로 터미네이션된다. MRAM은 각 교차점들에 해당하는 복수의 자기 터널 접합 셀을 포함한다. 셀은 제1 평면과 제2 평면 사이에 놓이고, 제1 강자성층과 제2 강자성층 및 이 강자성층들 사이에 놓이는 절연층으로 형성된다.
MRAM은 판독 사이클 중에 각 셀을 해당하는 워드선과 비트선에 연결시키는 수단 그리고 기록 사이클 중에 셀을 워드선과 비트선으로부터 전기적으로 절연하는 수단을 추가로 포함한다. 셀의 상태는 셀을 분극시키기에 충분한 자기장을 형성하는 전류를 해당하는 비트선과 워드선에 통과시킴으로써 기록된다. 셀은 연결 수단을 인에이블시키고 판독 신호를 셀에 제공함으로써 판독된다.
제1·제2 강자성층은 반금속 강자성 물질로 형성되는 것이 바람직하다. 그와같은 물질은 CrO 2 , Fe 3 O 4 , D가 알카리 토금속 원소(earth element)인 La 1-x D x MnO 3 형태의망가나이트(manganite), X가 Co, Ni, Cu, Pd 중 하나이고 Y가 Al, Sn, In, Sb 중 하나인 X 2 MnY 형태의 허슬러 합금을 포함한다. 반금속 강자성 물질은 셀이 거의 이상적인 스위칭 특성을 갖도록 해주는 전 스핀 분극(total spin polarization)에 가까운 특징을 갖는다. 이것은 MRAM을 쉽고 빠르게 판독할 수 있게 해준다.
본 발명의 또 다른 형태에 따르면, 제1·제2 반금속 자기 터널링 접합 셀을 포함하는 자성 논리 디바이스가 형성되는데, 각 셀은 입력 단자, 출력 단자, 제1 기록 도체 입력 단자를 갖는다. 제1 반금속 자기 터널링 접합 셀은 기록 도체 입력 단자에 공급되는 신호에 반응해서 온(ON) 상태와 오프(OFF) 상태를 갖는다. 온 상태는 입력과 출력 단자 사이의 저항이 낮음을 나타내고, 오프 상태는 상기 입력과 출력 단자 사이의 저항이 높음을 나타낸다. 제1·제2 셀의 기록 도체 입력 단자는 논리 입력 단자를 형성하고, 입력 및 출력 단자들은 논리 디바이스 출력 단자와 논리 입력 단자 사이에서 여러 가지 논리 기능을 수행하도록 서로 연결된다. 그와 같은 논리 함수들은 OR, NOR, AND, NAND, XOR 논리 함수들을 포함한다.
본 발명의 다른 실시예에 따르면, 비휘발성 자기 메모리를 가진 컴퓨터 집적회로는 컴퓨터 프로세서가 형성된 제1 기판(substrate)과 자기 랜덤 액세스 메모리가 형성된 제2 기판을 포함하고 형성된다. 제1·제2 기판은 플립 칩(flip-chip) 집적 기술을 사용해서 결합되는 것이 바람직하고, 그러한 방법은 컴퓨터 프로세서를 자기 랜덤 액세스 메모리에 동작 가능하게 결합시킨다.
본 발명의 이러한 목적, 특징 및 장점들은 아래에 있는 예시적인 실시예의 상세한 설명을 첨부한 도면과 함께 읽으면 명백해질 것이다.
도 1은 종래기술에서 공지된 자기 터널 접합(Magnetic Tunnel Junction; 이하 MTJ라 함) 셀의 개략적인 단면도.
도 2a는 본 발명에 따라 자기 터널 접합 셀에 기록된 제1 상태를 예시하는 개략적인 평면도.
도 2b는 본 발명에 따라 MTJ 셀에 쓰인 제2 상태를 예시하는 개략적인 평면도.
도 3은 본 발명에 따라 형성된 MTJ 셀의 개략적인 단면도.
도 4는 본 발명에 따라 형성된 MRAM(magnetic random access memory; 이하 MRAM이라 함) 배열(array)을 부분적으로 예시하는 개략도.
도 5는 본 발명에 따라 형성된 MRAM 디바이스의 대안적인 실시예를 예시하는 블록도.
도 5a는 도 5의 MRAM에서 MTJ 셀과 관련된 예시적인 판독 회로를 예시하는 개략도.
도 6a와 6b는 도 5에 도시된 MRAM 실시예에서 각각 논리 상태 "1"과 논리 상태 "0"을 위한 기록 사이클을 도시하는 타이밍도.
도 7은 본 발명에 따라 MTJ 셀로 형성한 논리 AND 게이트의 개략도.
도 8은 본 발명에 따라 MTJ 셀로 형성한 논리 OR 게이트의 개략도.
도 9는 본 발명에 따라 MTJ 셀로 형성한 논리 XOR 게이트의 개략도.
도 10은 본 발명에 따라 MTJ 셀로 형성한 자기 랜덤 메모리 논리 디바이스의 개략도.
MTJ 셀은 논리 상태를 가리키는데 사용될 수 있는 결합 가변 저항(associated variable resistance)을 가지고 있다. 제1·제2 강자성층의 자화 방향이 평행일 경우 MTJ 셀의 저항은 낮다. 자화의 방향이 반대평행일 경우 저항은 높다. 이들 두 저항 상태는 셀에 근접하게 있는 도체를 통하여 각각 제1 방향과 제2 방향으로 직교 전류를 공급함으로써 셀에 기록될 수 있다.
도 2a와 2b는 본 발명에 따른 MTJ 셀을 예시하는 평면도이다. MTJ 셀은 제1 강자성(FM)층, 제2 FM층 그리고 이들 강자성층 사이에 삽입되는 절연층을 구비하는 층구조로 형성된 MTJ 소자(200)를 포함한다. 제1 전기 단자(202)는 제1 FM층에 연결되고 제2 전기 단자(204)는 제2 FM 층에 연결되며, FM층들과 접촉한 종래의 금속층에 배선(conductive trace)을 형성하는 것이 바람직하다. MTJ 셀의 저항은 제1·제2 전기 단자(202, 204) 사이에서 측정할 수 있다. MTJ 셀은 또한 제1 방향(Y축)을 따라서 MTJ 소자(200) 아래로 지나가는 제1 도체 세그먼트(206)를 포함한다. 제2 도체 세그먼트(208)는 제2 방향(X축)을 따라서 MTJ 소자(200) 위로 지나가며, 제1 방향과 직교한다. 제1 도체 세그먼트(206)는 제1 용량성 구조(210)에서 터미네이션되고 제2 도체 세그먼트(208)는 제2 용량성 구조(212)에서 터미네이션된다. 용량성 구조(210, 212)는 전계 효과 트랜지스터의 게이트 단자 사용을 포함하는 잘 알려진 종래 기술의 어느 방법으로든 형성할 수 있다. 제1·제2 도체 세그먼트는 기록 신호를 공급하기 위해 공통 입력 단자(214)를 형성하도록 연결된다.
도 2a를 참조하면, 전위가 입력 단자(214)에 공급될 경우 전류는 용량성 구조(210, 212) 방향으로 흐르고 따라서 제1 부분(206)(+Y 방향임)과 제2 부분(208)(+X 방향임)에서 직교를 이룬다. 이들 전류는 용량성 구조(210, 212)가 충전될 때까지 흐른다. MTJ 소자(200) 근처에서 직교 전류의 흐름은 단자들(202, 204) 사이에 고저항을 야기하는 반대평행(anti-parallel) 구조로 층구조의 자기 분극을 이룬다. 자기 상태 변화를 유도하는데는 일반적으로 0.1-10ma 범위의 전류이면 충분하다.
커패시터(210, 212)가 충전되면, 도 2b에 예시된 바와 같이 입력 단자(214)를 그라운드에 연결함으로써 세그먼트(206, 208)에 반대 방향의 직교 전류가 유도될 수 있다. -X, -Y 방향의 전류 흐름은 MTJ 소자(200)를 분극시키는데, 평행 배열에서 층구조를 자화시키므로, 단자(202, 204) 사이에 저 저항을 야기한다. 전하 저장 용량성 구조로 도체 세그먼트를 터미네이션시키므로, 단극(monopolar) 기록 전압 신호와 단일 포트 입력 단자를 사용해서 셀에 대한 양방향 전류가 형성된다.
MTJ 셀의 기록 도체를 터미네이션시키는 커패시터(210, 212)는 셀에 두가지 상태를 기록하는데 필요한, 셀 근접 양방향 전류를 흐르게 하는 편리한 방법을 제공한다. 그러나 양방향 전류를 흐르게 하는 다른 방법들 또한 채용될 수 있다. 예를 들면, 기록 도체는 전압을 중간 전압 근처에서 유지하게 해주는 전압 분압기 회로에 의해 터미네이션될 수 있다. 전압 분압기는 도 2c에 도시된 바와 같이 트랜지스터 또는 저항 소자(216, 218 및 220, 222)로 형성될 수 있다. 기록 도체가 고 임피던스 상태이면, 전류가 흐르지 않는다. 그러나 기록 도체가 최고 전위가 되면, 전류가 제1 방향에서 분압기쪽으로 흐르고 기록 도체가 그라운드 전압이 되면 전류는 분압기쪽에서 제2 방향으로 흐른다.
도 3은 MTJ 소자(200)의 층구조와 도체 세그먼트(206, 208)의 방향을 추가로 예시하는 단면도이다. MTJ 소자(200)는 제1 강자성(FM)층(302), 제2 강자성(FM)층(304) 그리고 FM층들 사이에 삽입되는 절연층(306)을 포함한다. 제1 도체 세그먼트(206)는 제1 FM층(302) 아래에 놓이고, 전기 절연층(308)은 FM층(302)과 도체 세그먼트(206) 사이에 삽입된다. 마찬가지로 절연층(310)은 제2 도체 세그먼트(208)를 제2 FM층(304)에서 분리한다. 이러한 방법으로 도체 세그먼트(206, 208)에 공급되는 전류는 층구조 근처에 자기장을 만들지만 MTJ 소자(200)에는 흐르지 않는다.
거의 완전한 스핀 분극을 나타내는 반금속 강자성 물질로 제1 FM층(302)과 제2 FM층(304)을 형성하는 것이 바람직하다. 스핀 분극이 100%에 이르면, MTJ 소자(200)는 매우 높은 오프(off) 저항을 갖는 이상적인 스위치와 유사한 방법으로 동작한다. 이 저항은 100-10,000KΩ·μ 2 (킬로오옴·제곱 마이크론)과 비슷한 값을 갖는다. 알려진 반금속 강자성 물질은 CrO 2 , Fe 3 O 4 , D가 알카리 토금속 원소(earth element)인 La 1-x D x MnO 3 형태의망가나이트(manganite), X가 Co, Ni, Ci, Cu, Pd 등 중 하나이고 Y가 Al, Sn, In, Sb 등 중 하나인 X 2 MnY 형태의 허슬러(Heusler) 합금을 포함한다. 또한 그것은 다른 반금속 강자성 물질이 장래에 가능하게 될것인지 예측하고 본 발명에 사용되기 위한 수용할 만한 특성을 나타낼 것이다.
반금속 강자성층은 1-100 나노미터 범위의 두께를 갖고 형성되는 것이 바람직하다. 반금속 강자성층 사이에 삽입되는 절연층은 Al 2 O 3 , TiO 2 , Mg0, SiO 2 , A1N 등과 같은 것들이고 약 0.5-10nm 범위의 두께를 갖는다.
도 4는 본 발명에 따라 형성된 MRAM 배열의 일부를 예시한다. 예시된 MRAM 배열의 일부는 네 개의 메모리 셀(400-1, 400-2, 400-3, 400-4)을 포함한다. 그러나 종래기술에서 유용한 메모리 디바이스는 훨씬 더 많은, 수천에서 수백만 개 정도의 셀로 형성된다는 것이 잘 알려져 있으며, 상기 제한된 부분은 단지 본 발명의 동작 원리를 예시한다. 도 2a, 2b, 3과 관련하여 논의한 바와 같이, 각 셀(400)은 MTJ 소자(402), 직교하는 기록 도체(404, 406), 및 커패시터(408, 410)를 포함한다. 셀들(400)은 매트릭스 내에서 수직으로 지나가는 비트선(412)과 수평으로 지나가는 워드선(414)의 교차점에 해당하는 곳에 위치한다. 각 셀(400)에는 워드선(414)과 연결되는 게이트 단자를 가진 제1 트랜지스터 및 MTJ 소자(402)의 직교 기록 도체와 연결되는 드레인 단자가 있다. (도면의 명료함을 위하여 트랜지스터(416) 및 관련된 기록 도체가 생략되어 셀(400-3과 400-4)이 도시되었지만, 그와 같은 소자들은 이 셀들에 포함된다는 것에 유의한다).
제1 저항 상태를 셀(400)에 기록하기 위해 전압 신호가 해당하는 비트선(412)과 워드선(414)에 공급되므로 트랜지스터(416)를 통하여 커패시터(408, 410)로(또는 양방향 전류 흐름을 제공하는 다른 회로 소자로) 전류가 흐르게 한다. 이 전류는 도 2a와 관련하여 논의한 방법으로 MTJ 소자(402)를 분극한다. 제2 저항 상태를 셀(400)에 기록하기 위하여, 그라운드 레벨의 전위가 비트선(412)에 공급되고, 선택된 셀(400)에 해당하는 워드선(414)에는 포지티브 전압이 공급된다. 이것은 트랜지스터(406)에 바이어스를 걸어 커패시터(408, 410)에 저장된 전하를 비트선(412)으로 방전시켜, 도 2b와 관련하여 논의한 바와 같이 저 저항 상태에서 MTJ 소자를 분극하기 위해 필요한 반전 전류(reverse current) 흐름을 생성한다. 커패시터(408, 410)가 필요한 전류 흐름을 일으키기에 충분한 전하를 포함하고 있다는 것을 보증하기 위해, 커패시터(408, 410)는 기록 사이클의 앞부분에서 충전되고 나서 제2 저항 상태를 만들기 위해 방전된다.
MRAM 셀의 기록 도체를 터미네이션시키는 커패시터(408, 410)는 양방향 전류 흐름을 가능하게 하는 다른 회로 실시예로 대치될 수 있다. 도4a는 그러한 목적으로 기록 도체의 터미네이션으로 사용하는 트랜지스터를 예시한다. 커패시터(408)의 위치에서, Y 방향의 기록 도체 세그먼트는 제1 트랜지스터와 제2 트랜지스터에 의해 터미네이션된다. 트랜지스터들(430, 432)은 전압 소스인 V DD 와 접지 사이에 직렬로 연결된 상보형 디바이스이다. 트랜지스터(430, 432)의 게이트는 같이 연결되어서 해당 셀(402)의 비트선에 연결된다. P형 트랜지스터(430)의 소스는 N형 디바이스인 트랜지스터(432)의 드레인에 연결되며, Y 방향으로 기록 도체(404)가 지나간다. X 방향 기록 도체 세그먼트(406) 역시 유사하게 상보형 트랜지스터 쌍(434, 436)에 의해 터미네이션된다. 비트선(412)과 워드선(414) 둘 다 하이(high)인 경우, 트랜지스터(432, 436)가 온되고 전류가 트랜지스터(432)를 통하여 -Y에서 +Y방향으로 그리고 -X에서 +X방향으로 흐른다. 그러나 비트선(412)이 로우(low)가 되고 워드선이 하이로 남아있으면, 트랜지스터(432, 436)는 오프되고, P형 트랜지스터(430, 434)는 온된다. 이제 전류는 트랜지스터(430)를 통해서 +Y에서 -Y방향으로 흐르고, 또한 트랜지스터(434)를 통해서 +X에서 -X방향으로 흐른다. 이 방법으로 "1" 또는 "0"이 셀(402)에 기록될 수 있다.
MRAM 배열은 또한 셀(400)의 저항 상태를 확인하기 위해서 판독 회로를 포함한다. 판독 회로는 해당하는 워드선(414)에 연결되는 게이트 단자, 판독 인에이블 라인(420)과 연결되는 드레인 단자, 워드선 열(row)에서 MTJ 소자(402)의 제1 단자에 연결되는 소스 단자를 갖는 제2 트랜지스터(418)를 포함하는 것이 바람직하다. 판독 인에이블 신호는 단지 판독 동작 중에만 전류가 셀에 공급되도록 하므로 MRAM에서 전력을 보존한다. 각 MTJ 소자의 제2 단자는 해당하는 센스 앰프(422)에 연결된다. 비트선 행(column)에 연결되는 각 MTJ 소자(402)용 센스 앰프(422)의 출력은 논리 OR 함수에 의해서 함께 연결된다. 이것은 출력을 함께 묶거나 각 비트선(412)과 연결되는 OR 논리 게이트(424)의 사용에 의해서 달성된다.
선택된 셀(400)의 상태를 판독하기 위해서, 판독 인에이블 선(420)과 해당하는 워드선(414)에 포지티브 전위를 가져온다. 센스 앰프(422)는 공급 전압과 MTJ 저항에 반응하는 검출기(detector)를 포함하는 것이 바람직하다. 센스 앰프(422)는 MTJ 소자가 저 저항 상태일 경우 제1 신호 레벨을 감지하고 그 출력을 논리 레벨 "1"로 표시한다. 이와 유사하게 센스 앰프(422)는 MTJ 소자가 고 저항 상태일 경우 제2 신호 레벨을 감지하고 그 출력을 논리 레벨 "0"으로 표시한다. 센스 앰프(422)의 출력은 적합한 디코딩 회로(도시되지 않음)에 연결되는 비트선의 OR 게이트에 연결된다.
도 5는 본 발명에 따라 형성된 대안적인 MRAM 토폴로지(topology)를 예시한다. 도 4와 같이, 도 5의 MRAM은 비트선(504)과 워드선(506)의 교차점 근처에 복수의 MTJ 셀(502)로 형성된다. MTJ 소자(502)는 소자(502) 아래로 지나는 수직 비트선과 소자(502) 위로 지나는 수평 워드선 사이에 위치한다. 이러한 방법으로 워드선(506)과 비트선(504)은 직접 각 MTJ 소자(502)에 대해 직교하는 기록 도체 세그먼트를 형성한다. 각 비트선(504)과 각 워드선(506)은 용량성 소자(508) 같은 양방향 전류 흐름을 제공하는 회로 소자로 터미네이션된다. MRAM은 메모리 회로 배열을 형성하는 종래의 방법으로 형성된 비트선 디코더/구동기 회로(bit line decoder/driver circuit; 510) 및 워드선 디코더/구동기 회로(word line decoder/driver circuit; 512)를 포함하는 것이 바람직하다.
해당하는 MTJ 소자(502)에 저항 상태를 기록하기 위해, 전류가 해당하는 비트선(504)과 워드선(506) 양쪽에 반드시 흘러서 소자(502)에 분극을 일으키도록 충분한 자기장을 생성해야 한다. 전류가 단지 셀의 워드선 또는 비트선에서만 흐를 경우, 그 셀은 반선택(half-selected)이라고 불리우며 그것의 저항 상태는 변하지 않는다. 도 6a는 MTJ 셀(502-1)에 제1 저항 상태의 기록을 도시하는 타이밍도이다. 시간(t 0 )에서 비트선(B 0 )은 고 임피던스 상태이며 그 동안 기록 선(WL 0 )은 커패시터(C W0 )를 방전시켜 저 레벨을 가져온다. 커패시터(C W0 )가 시간(t 0 )에서 전하를 가지고 있으면, 기간(t 0 -t 1 )동안 WL 0 에서 전류가 흐른다. 그러나 이 기간 동안 비트선이 고 임피던스 상태이므로 비트선에는 전류가 흐르지 않고 워드선(W 0 )에 연결되는 셀은 단지 절반만 선택된다.
시간(t 1 )에서 워드선은 고 임피던스 상태가 되고 비트선(BL 0 )은 커패시터(C B0 )를 방전하여 로우가 된다. 전과 같이 비트선에서의 전류 흐름은 비트선을 따라서 셀들을 단지 절반만 선택한 것이고, 그 셀들의 임피던스는 바뀌지 않는다. 방전된 커패시터(C B0 , C W0 )와 함께 비트선(B 0 )과 워드선(W 0 )은 하이가 되고, 그로 인해서 제1 저항 상태로 자기 모먼트를 분극화하기위해 필요한 직교 전류가 셀(502-1) 근처에 생성된다. 비트선(B 0 )과 워드선(W 0 )에 연결되는 추가 셀(502)은 단지 반 선택된 셀들로 그대로 남아있다. 도 6b는 셀(502-1)의 저항 상태를 제2 저항 상태로 변경하는 기록 사이클의 예시적인 타이밍 도이다. 이 과정은 도 6a와 관련하여 설명한 과정과 유사하지만, 커패시터는 시간(t 0 -t 2 )동안 초기에 충전되고 시간(t 2 -t 3 )동안 방전된다.
도 5의 MRAM에서, 각 비트선(504)과 워드선(506)은 용량성 구조(508) 대신에 전압 분압기 구조로 터미네이션될 수 있다. 이 경우에, 비트선과 워드선이 고 임피던스 상태이면 전류가 흐르지 않는다. 그러나 선이 '하이'가 되면 전류가 제1 방향인 전압 분압기 쪽으로 흐르고 선이 '로우'가 되면 전류는 전압 분압기로부터 제2 방향으로 흐른다. 이러한 실시예는 MRAM의 정지 전류를 증가시키므로 단지 기록 동작 중에만 전압 분압기 구조를 인에이블함으로써 관리될 수 있다. 전압 분압기 구조를 사용함으로써, 전술한 도 6a 및 6b의 기록 사이클은 용량성 구조가 선택된 셀에 기록하기에 적합한 초기 조건인지 확인하는 것이 더 이상 필요 없게되므로 단일 단계 공정으로 단순화된다. 추가적인 대안으로, 디코더/구동기 회로(510, 512)가 양방향 전압 출력으로 형성되면, 비트선과 워드선은 필요로하는 양방향 전류 흐름을 달성하기 위해 적합한 저항을 통해서 그라운드 전위에 간단히 연결될 수 있다.
도 5a는 예시적인 판독 회로를 추가로 예시하는 도 5의 MRAM의 셀(502)을 예시하는 개략도이다. 트랜지스터(520)는 셀(502)의 제1 FM층 및 해당하는 워드선(506)과 연결된다. 트랜지스터(520)의 게이트는 판독 인에이블 신호에 연결된다. 셀(502)의 제2 FM 층은 해당하는 비트선(504)에 연결된다. 판독 인에이블 신호가 있으면, 워드선(506) 상에 나타난 신호는 트랜지스터(520)와 셀(502)을 통해서 비트선(504)으로 판독 전류를 보낸다. 각 비트선은 판독 전류를 센스 앰프(524)에 연결하는 제2 트랜지스터(522) 및 판독 동작 중에 비트선으로부터 용량성 구조(508)를 분리하는 제2 트랜지스터(526)를 포함한다. 마찬가지로 각 워드선은 판독 동작 중에 워드선에서 용량성 구조(508)를 분리하는 제3 트랜지스터(528)를 포함한다. 트랜지스터(522, 526, 528)가 NMOS 디바이스이면, 판독 인에이블 신호는 트랜지스터(522)의 게이트에 직접 공급되고, 인버터(530)를 통과하여 트랜지스터(526, 528)의 게이트에 연결된다. 이러한 방법으로 단지 단일 제어 라인이 필요하다. 대안으로 트랜지스터(522)가 트랜지스터(526, 528)의 상보형 디바이스가 될 수 있으면, 트랜지스터(526, 528)는 인버터(530)없이 공급되는 공통 인에이블 신호에 의해 구동된다.
도 5a의 판독 회로가 워드선(506)에 연결되는 트랜지스터(520) 및 트랜지스터(522)를 통하여 비트선(504)에 연결되는 센스 앰프와 함께 예시되었으므로, 이 회로는 비트선과 워드선이 서로 바뀌어도 동등한 구성으로 인정된다.
자립형(stand alone) 메모리 디바이스의 응용 외에, 도 4 및 5의 MRAM 디바이스는 또한 내부 레지스터나캐시 메모리용으로 마이크로프로세서 내에 집적될 수 있다. 집적을 쉽게 하기 위해서, 두 제조 기술을 병합하는데 플립칩(flip-chip) 패키지 기술을 채용하는 것이 바람직하다.
MTJ 셀이 반금속 강자성 물질로 형성될 경우, 개선된 스위칭 특성은 자기 논리 게이트의 구성을 가능하게 한다. 도 7을 참조하면, MTJ 셀로 형성된 논리 AND 게이트가 도시되어 있다. 게이트는 제2 MTJ 셀(702)에 직렬로 연결된 제1 MTJ 셀(700)로 형성된다. 제1 MTJ 셀(700)의 기록 도체는 제1 논리 입력(A)을 형성하고, 제2 MTJ 셀(702)의 기록 도체는 제2 논리 입력(B)을 형성한다. 게이트는 또한 제1 MTJ 셀(700)에 연결된 입력 단자(704)와 제2 MTJ 셀(702)에 연결된 출력 단자(706)를 갖는다. 포지티브 전압이 입력 단자(704)에 공급될 경우, 게이트는 아래와 같은 AND 논리 게이트의 진리표에 따라 동작한다.
표 1:
A B Out
0 0 0
0 1 0
1 0 0
1 1 1
입력을 논리 로우에 연결하고 풀업 저항을 출력 단자(706)에서 포지티브 전압 소스에 연결함으로써 출력이 반전될 수 있다. 이러한 구성으로 논리 NAND 함수가 얻어진다.
마찬가지로 도 8에 예시된 바와 같이, MTJ 셀은 논리 OR/NOR 게이트를 형성하도록 구성될 수 있다. 이 실시예에서, 제1 MTJ 셀(800)과 제2 MTJ 셀(802)은 병렬로 연결된다. 어느쪽 MTJ 셀이든 자화 되어 셀의 저항이 로우인 경우, 입력 단자(804)에 인가되는 신호는 출력 단자(806)로 전달된다.
도 7과 도 8 두 도면에서, MTJ 셀의 기록 도체가 배열되어서 셀들은 논리 입력 단자(A, B)에 인가되는 신호와 같은 방식으로 응답한다. 다시 말하면, 도 2b 및 도 2a 각각과 함께 설명된 방식과 같이 포지티브 전압의 인가는 셀을 저 저항 상태에 놓고 그라운드 전위의 인가는 셀을 고 임피던스 상태에 놓는다.
도 9는 본 발명에 따라 형성된 배타적 논리합(XOR) 논리 게이트의 실시예를 예시한다. XOR 게이트는 병렬로 연결된 MTJ 셀(900, 902)의 첫 번째 쌍 및 서로 병렬로 연결되고 셀의 첫 번째 쌍과 직렬로 연결된 MTJ 셀(904, 906)의 두 번째 쌍으로 형성된다. 셀(900, 904)은 논리 입력 단자 A에 공급되는 신호에 응답하는 기록 도체에 의해 제어되고, 셀(902, 906)은 논리 입력 단자 B에 공급되는 신호에 응답하는 기록 도체에 의해 제어된다. 셀(900, 902)의 기록 도체는 정렬되어서 높은 입력 신호가 전류를 제1 방향으로 지속시키고 그 방향(+x, +y)은 셀을 저 저항 상태로 자화시킨다. 셀(904, 906)의 기록 도체는 셀(900, 902)과 반대 방향으로 되어 높은 입력 신호는 제2 방향의 전류를 유도하고 그 방향(-x, -y)은 셀(904, 906)을 고 저항 상태로 자화 시킨다. 그 결과로 하이 레벨 신호가 단자 A에 공급될 경우, 셀(900)은 저 저항 상태로 설정되고, 동시에 셀(904)은 고 저항 상태로 설정된다. 마찬가지로 하이 레벨 신호가 단자 B에 공급될 경우 셀(902)은 저 저항 상태로 설정되고, 동시에 셀(906)은 고 저항 상태로 설정된다. 신호를 입력 단자(908)에서 출력 단자(910)로 전달하기 위해서, 셀들(900 또는 902) 중 하나가 반드시 저 저항 상태이고 셀들(904 또는 906) 중 하나 또한 저 저항 상태이어야 한다. 따라서 XOR 논리 함수가 아래와 같은 진리표를 가지고 성립된다.
표 2:
IN A B OUT
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
도 7 내지 도 9는 MTJ 셀로 형성된 논리 게이트의 예시적인 실시예를 예시한다. 예시된 각 실시예들이 두 개의 입력 논리 함수(A, B)를 나타내지만, 입력의 개수는 임의의 원하는 수만큼 쉽게 확장될 수 있다. 덧붙여 단일 MTJ 셀은 버퍼/인버터로 사용될 수 있다. MTJ 셀의 단순 배열로 구현될 수 있는 조합 논리 함수로서, 자기 메모리의 집적 및 관련된 디코더 논리는 원하는 경우에 같은 제조 공정을 사용하여 같은 기판 위에 형성할 수 있다.
도 10은 본 발명에 따라서 형성된 조합 메모리와 논리 배열의 한 부분을 예시하는 개략도이다. 여기서의 배열은 도 7과 함께 기술된 것과 유사한 방법으로 직렬로 연결되는 MTJ 셀(1000, 1002)을 포함한다. 단순화한 배열은 하나의 입력단자, 셀(1000)의 기록 도체에 연결된 제1 비트선 단자(B 0 ), 셀(1002)의 기록 도체에 연결된 제2 비트선 단자(B1), 셀(1000)과 셀(1002)의 접합부에 연결된 제1 출력 단자(O 0 ), 셀(1002)의 출력에 연결된 제2 출력 단자(O 1 )를 포함한다. 이 구성에서, 제1 출력은 공급된 데이터 및 셀(1000)의 현재 상태와 관련이 있다. 제2 출력 단자(O 1 )는 공급된 데이터, 셀(1000)의 상태 및 셀(1002)의 상태와 관련이 있다. AND 구성이 예시되었지만, 여러 가지 논리 메모리 조합이 형성될 수 있다. 또한 상기 배열은 많은 수의 셀 조합으로 확장될 수 있다.
본 발명의 바람직한 실시예를 기술하였지만, 당업자는 상기 교시에 의해 수정과 변경을 가할 수 있다. 따라서 청구항에 의해 약술된 본 발명의 범위와 정신 내에서 개시된 본 발명의 특정 실시예를 변경할 수 있다는 것은 자명하다.
본 발명에 따른 자기 터널 접합(MTJ) 기술을 사용하여 셀을 만들므로 종래의 자기 메모리 셀에서 문제가 되었던 높은 소비전력과 느린 액세스 속도를 개선하였으므로, 비휘발성 자기 메모리 셀을 컴퓨터의 메인 메모리등 많은 분야에 사용할 수 있다.
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