专利汇可以提供Schaltungsanordnung zur Korrektur von bytestrukturierten Fehlern专利检索,专利查询,专利分析的服务。并且In einer Korrektureinrichtung zur Korrektur von bytestrukturierten Fehlern wird ein GMC-Code benützt. Die Fehlersyndrome werden zum Zweck der Decodierung bereichsweise in zwei Teilsyndrome zerlegt, weiche als Elemente α i von Galoisfeldern GF(2 r ) aufgefaßt werden können. Die Bits der Teilsyndrome dienen zur Adressierung von je zwei Festwertspeichern, die die Exponenten i der Koeffizienten α i enthalten. Die Differenz modulo 2 r -1 aus den aufgrund eines bestimmten Fehlerayndroms aus den Festwertspeichern gelesenen Inhalten gibt unmittelbar den Ort des fehlerhaften Bytes in rein binärer Verschlüsselung an.,下面是Schaltungsanordnung zur Korrektur von bytestrukturierten Fehlern专利的具体信息内容。
Die Erfindung bezieht sich auf eine Schaltungsanordnung -gemäß dem Oberbegriff des Patentanspruchs 1.
In Einrichtungen zur Behandlung digitaler Daten, wie beispielsweise Datenverarbeitungs- und Fernsprechvermittlungsanlagen oder Datenübertragungseinrichtungen werden zur Erhöhung der Verarbeitungs- bzw. Übertragungsgeschwindigkeit zunehmend größere Datenmengen parallel übertragen. Bei dem üblichen Aufbau solcher Einrichtungen aus integrierten Bausteinen werden bBits umfassende Datengruppen, die im folgenden Bytes genannt werden, über jeweils einen Baustein geleitet, so daß der Totalausfall eines Bausteins sogenannte bytestrukturierte Fehler erzeugt. Eine spezielle Klasse von Codes zur Korrektur solcher Fehler ist bereits aus "IEEE Transactions on Computers", Vol.C-21, Nr. 12, Dez. 1972, Seiten 1322 bis 1331, unter der Bezeichnung GMC-Codes bekannt. Diese Codes sind bei einer vorgegebenen Bytelänge zu je b Bits mit einer davon abhängigen Anzahl von Prüfbits k=yb+z mit y≥2 und Q≤z<b, wobei alle Größen ganze Zahlen sind, in der'Lage, jede mögliche Anzahl von gefälschten Bits innerhalb eines Bytes zu korrigieren. Nach Vorgabe der Anzahl/ der Prüfbits lassen sich unter Berücksichtigung der einschränkenden Bedingungen die Werte für y und z festlegen. Daraus ergibt sich die gesamte Codelänge in Bits
Ein GMC-Code ermöglicht zwar, wie angegeben, die Korrektur eines vollständig gefälschten Bytes, aber er läßt die Erkennung von Fehlern, die mehr als ein Byte betreffen, nicht zu. Ein solcher Code wird als perfekter Code bezeichnet. Dies gilt allerdings nur für einen unverkürzten GMC-Code, bei dem die maximale Anzahl von zu sichernden Datenbits auch wirklich benutzt wird. Bei einem verkürzten GMC-Code werden gewisse Mehrfachfehler erkennbar.
Die Decodierung von Fehlersyndromen auf der Grundlage eines GMC-Codes mit Hilfe von Schieberegistern ist aus der vorstehend genannten Literaturstelle ebenfalls bekannt. Diese Lösung erfordert nur einen sehr geringen Schaltungsaufwand. Dafür ist aber der Zeitbedarf für die Decodierung des Syndroms sehr hoch, so daß diese Lösung für den Ein- satzs vor allem in modernen Datenverarbeitungsanlagen nicht in Frage kommt. Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zur Korrektur von bytestrukturierten Fehlern unter Verwendung eines GMC-Codes anzugeben, die gleichfalls nur einen geringen Schaltungsaufwand benötigt, aber das Decodierungsergebnis in wesentlich kürzerer Zeit als die bekannte Schaltungsanordnung liefert. Gemäß der Erfindung wird diese Aufgabe mit Hilfe der Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnung näher beschrieben. Es zeigt
Für die Festlegung der Parameter eines GMC-Korrekturcodes, wie Anzahl b der Bits je Byte, Anzahl k der Prüf- bzw. Syndrombits, Anzahl m der zu sichernden Datenbits und Codelänge n in Bits, gelten die schon eingangs angegebenen Beziehungen.
Im allgemeinen sind die Bytelänge und die Mindestanzahl der zu sichernden Datenbits vorgegeben. Man kann nun beispielsweise zunächst k=2b mit (y=2, z=0) setzen und prüfen, ob m die gewünschte Größe erreicht. Solange das nicht der Fall ist, wird k jeweils um 1 erhöht. Wenn alle Parameter vorliegen, läßt sich die systematische Hs-Materix erstellen. Die Hs-Matrix gibt bekanntlich eine anschauliche Darstellung eines Korrekturcodes und bezeichnet diejenigen Datenbits, die bei der Ableitung der Prüfbits durch zeilenweise modulo-2-Addition zu berücksichtigen sind. Darüber hinaus ist aus den Spalten der Hs-Matrix unmittelbar das Fehlersyndrom für ein gefälschtes Bit abzulesen.
In allgemeiner Form hat die Hs-Matrix folgende Struktur
Die Hs-Matrix des GMC-Codes besteht aus einer k·k Einheitsmatrix Ek, die den Prüfbits zugeordnet ist und mehreren Datenbereichen j=0...(y-2). Die einzelnen Datenbitbereiche Bj werden durch eine Null-Matrix mit jb Zeilen, die sich über den ganzen Datenbitbereich erstrecken, und durch eine Teilmatrix H(k-jb,b)gebildet. Für den Datenbitbereich BO verschwindet somit die Null-Matrix.
Die Länge der einzelnen Teilmatrizen bzw. Bereiche ergibt sich zu b (2rj-1) Bits mit rj=k-(j+1)b. Jede Teilmatrix hat die folgende Struktur
Alle Elemente stammen aus dem Galoisfeld GF(2rj) bzw. GF(2k-(j+1)b).Jeder Abschnitt einer Teilmatrix weist b Spalten auf und umfaßt dahen ein Byte. Es wurde schon darauf hingewiesen, daß sich aus jeder Spalte der Hs-Matrix unmittelbar das Fehlersyndrom für ein gefälschtes Bit ablesen läßt. Das Fehlersyndrom für mehrere oder alle Bytes ergibt sich durch Überlagerung nodulo-2 der Einzelfehlersyndrome. Da die gegebenenfalls zugeordneten O-Ma trizen keine Beiträge zu den Fehlessyndromen liefern, gilt dies auch für die Teilmatrizen Ein spaltenweiser Vergleich der Exponenten von α in der vorstehend angegebenen Grundstruktur einer Teilmatrix zeigt nun, daß die Exponenten sich abschnittsweise, d. h. byteweise um Beträge unterscheiden, die der Bytenummer bei einer mit Null beginnenden Zählung entsprechen. Mit anderen Worten bedeutet das, daß die Differenz der Exponenten unmittelbar das Byte bezeichnet, das insgesamt gefälscht wurde oder gefälschte Bits enthält.
Diese Eigenschaft der GMC-Codes wird bei der Schaltungsanordnung gemäß der Erfindung zur Decodierung der Fehlersyndrome ausgenützt. Zu diesem Zweck werden innerhalb einer jeden Teilmatrix die b aus der oberen Zeile der zugeordneten Grundstruktur abgeleiteten Syndrombits formal zu einem oberen Teilsyndrom Sh und die restlichen k-(j+1)b aus der unteren Zeile abgeleiteten Syndrombits zu einem unteren Teilsyndrom Sl zusammengefaßt.
Daraus ergibt sich
In Fig. 1 ist eine Schaltungsanordnung zur Fehlerkorrektur als Blockschaltbild vereinfacht dargestellt. Ein Syndromgenerator 1 empfängt von einer nicht dargestellten Sendestelle mit einer Einrichtung zur Ableitung von Prüfbits über ein Leitungsbündel 2 m Datenbits und über ein weiteres Leitungsbündel 3 k Prüfbits Co bis Ck-1. Solche Einrichtungen bestehen zumeist aus EXKLUSIV-ODER-Gliedern und sind allgemein bekannt. Der Syndromgenerator 1 vergleicht die empfangenen Prüfbits mit den neuerdings aus den Datenbits abgeleiteten Prüfbits. Das Ergebnis des Vergleichs ist das über das Leitungsbündel 4 ausgegebene Syndrom mit k Bits sO bis sk-1.
Das Syndrom wird in einem ersten Nulldetektor 5 überprüft, ob sein Wert Null ist, d. h. ob alle Syndrombits sO bis sk-1 gleich Null sind. Hierzu werden die ersten b Syndrombits sO bis sb-1 einem ersten NOR-Glied 5a und die restlichen k-b Syndrombits sb-sk-1 einem zweiten NOR-Glied 5b zugeführt. Die Ausgangssignale CFO und KF1 werden durch ein UND-Glied 5c zu einem Signal KF zusammengefaßt, dessen logischer Wert 1 besagt, daß kein Fehler aufgetreten ist. Es erfolgt die sofortige Datenfreigabe.
Die Decodierung eines von Null verschiedenen Syndroms wird für jeden Datenbitbereich Bj(j=O...y-2) getrennt vorgenommen. Jedem Datenbitbereich Bj sind ein erster Festwertspeicher ROMj1 und ein zweiter Festwertspeicher ROMj2 zugeordnet. Mit Hilfe der Festwertspeicher erfolgt die Umrecmung der in Koeffizientendarstellung verschlüsselten Teilspndrome Sh und S1 in die Exponentendarstellung, wobei die Teilsyndrome die Adressen bilden und der jeweils adressierte Speicherplatz den zugehörigen Exponenten in binärer Verschlüsselung enthält. Wie schon im Zusammenhang mit der Betrachtung der Teilmatrizen H(k-jb,b) erwähnt wurde, umfaßt das Teilsyndrom Sh jeweils b Syndrombits und zwar die Bits sjb bis s(j+1)b-1, die damit für jeden Datenbitbereich verschieden sind. Dies ist auch leicht einzusehen, da bereits im zweiten Datenbitbereich B1 eine 0-Matrix mit b Zeilen auftritt, die von gegebenenfalls in diesem Bereich entstandenen Fehler nicht beeinflußt wird.
Mit der Variation des Teilsyndroms Sh verändert sich auch das Teilsyndrom S1. Es besteht aus den k-(j+1)b Syndrombits s(j+1)b bis sk-1 und wird damit von Bereich zu Bereich kürzer. Entsprechend der Abhängigkeit der Teilsyndrome vom Datenbitbereich werden die Teilsyndrome im folgenden mit Sjh und Sjl bezeichnet. Die aus jeweils zwei Festwertspeichern eines Datenbitbereichs gelesenen Informationen, die Potenzen in Form einer Binärzahl mit k-(j+1) b Stellen darstellen, werden in je eine Subtrahiereinrichtung Subj eingegeben, die eine Subtraktion modulo 2rj-1 durchführt. Die Figuren 2 und 3 zeigen zwei mögliche Ausführungen für eine Subtrahiereinrichtung Sub j in Fig. 1. In der ersten Ausführungsform nach Fig. 2 wird ein bei der Subtraktion im ersten Subtrahierer Sub1 entstehendes negatives Vorzeichen v mit dem logischen Wert 1 auf den Vorzeicheneingang des zweiten Subtrahierers Sub2 übertragen, der dann von der ersten Differenz nochmals eine 1 abzieht.
Beim zweiten Ausführungsbeispiel nach Fig. 3 sind zwei Subtrahierer Sub3 und Sub4 vorgesehen, deren entsprechende Eingänge parallel geschaltet sind. Der Vorzeicheneingang des rechten Subtrahierers Sub4 ist auf logisch 1 festgehalten, so daß sein Ergebnis stets um 1 niedriger ist als das Ergebnis des rechten Subtrahierers Sub3. Ein Multiplexer Mux zur wahlweisen Durchschaltung des Ergebnisses eines der beiden Subtrahierer wird durch das Vorzeichensignal des linken Subtrahierers Sub3 gesteuert. Bei einem negativen Vorzeichen wird der Ausgang des rechten Subtrahierers Sub4 durchgeschaltet.
Als Subtrahierer können handelsübliche arithmetische Subtrahierer verwendet werden. Zwar ist die Ausführungsform nach Fig. 3 aufwendiger als die andere Ausführung nach Fig. 2, aber auch schneller, da ein Multiplexer im allgemeinen eine wesentlich kürzere Signallaufzeit als ein Subtrahierer aufweist.
Die von den Subtrahiereinrichtungen Subj der verschiedenen Datenbitbereiche Bj gebildeten Differenzen werden an Decoder Decj weitergeleitet, die aus binär verschlüsselten Werten für die Potenzen i Signale ableiten, welche die fehlerhaften Bytes bezeichnen und im folgenden Bytesignale genannt werden. Alle Decoder Decj besitzen indessen noch einen zusätzlichen Eingang En für ein Freigabesignal, das die Ausgänge freigibt oder sperrt. Es sei zunächst nur festgehalten, daß die Decoder nur freigegeben werden, wenn ein Syndrom von Null verschieden ist und keine Prüfbitfehler vorliegen. Als Beispiel für die in Fig. 1 nicht enthaltenen Korrekturnetzwerke ist in Fig. 4 ein Korrekturnetzwerk für das Byte i im Datenbitberich Bj dargestellt. Das entsprechende Bytesignal vom Ausgang i des Decoders Decj im Bereich Bj wird parallel b UND-Gliedern Ui,O bis Ui,b-1 zugeführt. An den zweiten Eingängen der UND-Glieder liegen die zum Teilsyndrom Sh gehörenden Syndrombits sjb bis s(j+1)b-1. Die Ausgänge aller UND-Glieder sind mit den ersten Eingängen von EXKLUSIV-ODER-Gliedern Ei,O bis Ei,b-1 verbunden. An den anderen Eingängen der EXKLUSIV-ODER-Glieder liegen die Datenbits Di,O bis Di,b-1 des gegebenenfalls gefälschten Bytes an. An den Ausgängen der EXKLUSIV-ODER-Glieder stehen die korrigierten Datenbits D'i,O bis D'i,b-1 zur Verfügung. Ein solches Korrekturnetzwerk ist für jedes Datenbyte vorhanden.
Ein von Null verschiedenes Syndrom kann auch durch die Fälschung von Prüfbits verursacht sein. In einem solchen Fall wäre es nicht zweckmäßig, einem Korrekturvorgang, der Zeit beansprucht, einzuleiten, um dann zuletzt die Korrektur selbst doch nicht auszuführen, weil sie nicht sinnvoll wäre. Vielmehr besteht Interesse daran, eine Fälschung von Prüfbits als solche möglichst rasch zu erkennen und die Daten umgehend freizugeben.
Zu diesem Zweck wird aus dem Festwertspeicher ROM12 ein zusätzliches Bit CF-1 ausgelesen, das immer dann 1 ist, wenn alle die zugehörige Adresse bildenden Syndrombits sb bis sk-1 Null sind, ausgenommen jedoch mindestens ein Bit aus der ein Byte umfassenden Gruppe sjb bis s(j+1)b-1. Das zusätzliche Bi t CF-1 aus dem Festwertspeicher ROM12 liegt an einem Eingang eines UND-Glieds 6, dessen zweiter Eingang mit dem das Signal CFO führenden Ausgang des NOR-Glieds 5a des Nulldetektors 5 verbunden ist. De; genannte Ausgang ist auch an einen invertierenden Eingang eines weiteren UND-Glieds 7 angeschlossen. Am zweiten Eingang des UND-Glieds 7 liegt das vom NOR-Glied 5b gelieferte Signal KF1. Die Ausgänge der UND-Glieder 8 und 9 werden durch ein ODER-Glied 8 zu einem Signal CF zusammengefaßt, dessen logischer Wert 1 besagt, daß ein oder mehrere Prüfbitfehler, jedoch keine Datenbitfehler vosliegen. Es erfolgt die sofortige Datenfreigabe.
Zur Ableitung der erwähnten Freigabesignale für die Decoder Decj der einzelnen Datenbitbereiche Bj Werden zusätzliche Signale CFj analog zu dem Signal CFO gebildet, in dem jeweils die Syndrombits sjb bis S(j+1)b-1 mit j=1 ... y-2 in einem jedem Datenbitbereich Bj mit Ausnahme des ersten und letzten zugeordneten NOR-Glied ** im Datenbitbereich Bj. Dem NOR-Glied 9 werden die gleichen b Bits zugeführt, die auch als Adresse für den Festwertsspeicher ROMj1 dienen.
Die Freigabesignale Enj für die Decoder Decj in den einzelnen Datenbitbereichen Bj ergeben sich aus folgenden logischen Beziehungen:
Nachstehend wird der besseren Übersicht wegen ein konkretes Ausführungsbeispiel behandelt, dem die folgenden Werte zugrundeliegen:
Daraus folgt ferner, daß die Elemente der Code-Matrix für den Bereich BO dem Galoisfeld GF(24) zu entnehmen sind. Das erzeugende irreduzible Polynom für das Galoisfeld GF(24) ist vom Grad 4 und besitzt die Koeffizientenfolge 1 0 0 1 1. (Vergleiche W. Peterson, "Error-Correcting Codes", The M. I. T. Eress, Cambridge, Massachusetts1965, Seiten 251 bis 254). Entsprechend ist das erzeugende Poly- nom für das Galoisfeld GF(22) vom Grad 2 und besitzt die Koeffizientenfolge 1 1 1. Die folgenden Tabellen stellen die betreffenden Galoisfelder dar. Dabei steht jeweils im der ersten Spalte der Exponent i von αi (Potenzdarstellung) Die zweite Spalte gibt die Koeffizientenfolge der Polynomdarstellung der αi an. (l.c. Seite 100, jedoch mit vertauschter Koeffizientenreihenfolge).
Es können nunmehr die Teilmatrizen und damit auch die Gesamtmatrix HS aufgestellt werden. Aus der allgemeinen Struktur einer Teilmatrix folgt, daß für die ersten b=2 Zeilen jeder Teilmatrix aus dem betreffenden Galoisfeld der Inhalt der beiden ersten Spalten von rechts nach links und mit i=0 beginnend übernommen wird. Man sieht sofort, daß sich daraus für beide Teilmatrizen 2·2-Einheitsmatrizen ergeben (allgemein b·b-Einheitsmatrizen für alle Teilmatrizen).
In analoger Weise werden die Inhalte der restlichen k-b =4 bzw. 3-z b=z Zeilen der Teilmatrizen gewonnen. Entsprechend der allgemeinen Struktur der Teilmatrizen werden in die Spalten aufsteigender Bit- bzw. Byte-Nummern der Teilmatrizen byteweise die Koeffizienten aus jeweils zwel Zeilen des zugehörigen Galoisfeldes übernommen, wobei die Richtung von oben nach unten in der Teilmatrix der Richtung von rechts nach links im Galoisfeld entspricht. Bei der Aufstellung der Gesamtmatrix ist zu beachten, daß für j=1 die beiden ersten Zeilen durch eine O-Matrix belegt sind Die Figur 5 zeigt die Hs-Matrix des GMC (42,36)2-Codes.
In Fig. 6 ist eine Korrekturschaltung dargestellt, die auf den GMC (42,36)2-Code, d. h. auf die charakteristischen Werte b=2,k=6,n=42,m=36 abgestellt ist. Die Schaltungsanordnung gleicht in ihren wesentlichen Bestandtuilen der Schaltungsanordnung nach Fig. 1, weshalb überein stimmende Elemente auch gleich bezeichnet sind.
Über die Leitungsbündel 2 und 3 liegen am Syndromgenerator 1 36 Datenbits und 6 Prüfbits CO bis C5 an. Der Syndromgenerator 1 erzeugt daraus Syndrome mit den Syndrombits s0 bis s5. Wegen b=2 bilden die Syndrombits s0 und s1 das Teilsyndrom Sh und die Syndrombits s2 bis s5 das Teilsyndrom S1 für den Datenbereich B0. Im Datenbitbereich B1 besteht das Teilsvndrom Sh aus den Syndrombits s2 und s3 und das Teilsyndrom S1 aus den Syndrombits s4 und s5. Mit Hilfe der NOR-Glieder 5a und 5b werden die Signale CFO aus den Syndrombits s0 und s1 und KF1 aus den Syndrombits s2 bis s5 abgeleitet. Das Signal KF nimmt den logi. schen Wert 1 an und besagt damit, daß kein Fehler aufgetreten ist, wenn die Signale CF0 und KF1 an den Eingängen des UND-Glieds 5c ebenfalls 1 sind.
Als Adressen für den ersten Festwertspeicher ROM01 im Datenbitbereich B0 dienen die Syndrombits s0 und s1. Der zweite Festwertspeicher ROM02 wird durch die Syndrombits s2 bis s5 adressiert. Zur Adressierung der beiden Festwertspeicher ROM11 und ROM12 im Datenbitbereich B1 werden die Syndrombits s2 und s3 bzw. s4 und s5 benützt. Die Inhalte der Festwertspeicher, die durch die Werte der Exponenten i in binärer Codierung gegeben sind, sind unter allen jeweils möglichem Kombinationen der Adressbits bzw. Syndrombits bzw. Koeffizienten α1 in den Figuren 7a bis 7d dargestellt. Die Belegung der Speicherplätze unter den Adressen 00 bzw. 0000 ist beliebig, da diese Adressen für die Auswertung nicht benötigt werden. Der Festwertspeicher ROM02 enthält noch das zusätzliche Bit CF-1, das durch die logische Beziehung CF-1=s2+s3 (s4+s5)+
Die Subtrahiereinrichtungen Sub0 und Sub; in den beiden Datenbitbereichen entsprechen in ihrem Aufbau völlig den anhand der Figur 2 bzw. 3 beschriebenen Subtrahiereinrichtungen Subj nach Fig. 1. Die Subtraktionen erfolgen modulo-15 bzw. modulo-3.
Weiterhin gleichen die Decoder DecO und Dec1 denen in der Anordnung nach Fig. 1. Die Freigabesignale En0 und En1 werden ebenfalls in gleicher Weise gewonnen und zwar En0=
Wie schon erwähnt wurde, sind die GMC-Codes, wenn sämtliche Datenbytes tatsächlich benutzt werden, sogenannte perfekte Codes, d. h. es stehen keine zusätzlichen Syndrome zur Mehrfachfehlererkennung zur Verfügung. Sobald aber nur ein Teil der Datenbytes verwendet wird, sind einige Syndrome zur Mehriachfehlererkennung frei. Das wird in der Praxis häufig der Fall sein.
Werden nur die Bytes 0 bis it benutzt, dann sind auch nur dafür Korrektureinrichtungen nötig. Alle Syndrome, die gemäß der Hs-Matrix den restlichen Bytes it+1 bis
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