1.多核网络处理器的片上互联结构，其特征在于，快速互联模块与第一处理单元、第二处理单元、第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元之间用读数据标识总线、写标识总线、写数据总线、命令总线连接；慢速互联模块与第一处理单元、第二处理单元、第一DRAM控制单元、第二DRAM控制单元用读数据标识总线、写标识总线、写数据总线、命令总线连接；其中：
所述的第一处理单元和第二处理单元，用于发送命令信息、写数据信息，接收读数据标识信息、写标识信息；
所述的第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元，用于快速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；
所述的第一DRAM控制单元、第二DRAM控制单元，用于慢速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；
所述的快速互联模块，用于将第一处理单元、第二处理单元的命令信息、写数据信息发送到第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元，将第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元的读数据标识信息、写标识信息发送到第一处理单元、第二处理单元；
所述的慢速互联模块，用于将第一处理单元、第二处理单元的命令信息、写数据信息发送到第一DRAM控制单元、第二DRAM控制单元，将第一DRAM控制单元、第二DRAM控制单元的读数据标识信息、写标识信息发送到第一处理单元、第二处理单元。
2.根据权利要求1所述的多核网络处理器的片上互联结构，其特征在于，所述快速互联模块包括第一读数据标识单元、第二读数据标识单元、第一写标识单元、第二写标识单元、第一写数据单元、第二写数据单元、第一命令单元；所述快速互联模块中的第一读数据标识单元包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过读数据标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述的多路选择器的输出端通过读数据标识总线与第一处理单元连接；
所述快速互联模块中的第二读数据标识单元包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过读数据标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过读数据标识总线与第二处理单元连接；
所述快速互联模块中的第一写标识单元包括一个仲裁器、四个FIFO、一个多路选择器；
所述仲裁器的输入端通过写标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过写标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与第一处理单元连接；
所述快速互联模块中的第二写标识单元包括一个仲裁器、四个FIFO、一个多路选择器；
所述仲裁器的输入端通过写标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过写标识总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与第二处理单元连接；
所述快速互联模块中的第一写数据单元包括一个译码器，所述译码器的输入端通过写数据总线与第一处理单元连接；所述译码器的输入端通过数据选择总线与第一写标识单元中的仲裁器连接；所述译码器的输出端通过写数据总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；
所述快速互联模块中的第二写数据单元包括一个译码器，所述译码器的输入端通过写数据总线与第二处理单元连接；所述译码器的输入端通过数据选择总线与第二写标识单元中的仲裁器连接；所述译码器的输出端通过写数据总线与第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元连接；
所述的快速互联模块中的第一命令单元包括一个仲裁器、两个FIFO、一个多路选择器，所述仲裁器的输入端通过命令总线与第一处理单元、第二处理单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述两个FIFO的输入端通过命令总线与第一处理单元、第二处理单元连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过命令总线与第一DRAM控制单元、第二DRAM控制单元连接；
所述的仲裁器，用于监测输入的总线、FIFO空状态总线，控制FIFO的写入和读出，发出选择信号选通多路选择器；所述的FIFO，用于缓存对应的信息；所述的多路选择器，用于选通相应的数据通路；所述的译码器，用于选通相应的数据通路。
3.根据权利要求1所述的多核网络处理器的片上互联结构，其特征在于，所述慢速互联模块中包括第三读数据标识单元、第三写标识单元、第三写数据单元、第二命令单元；所述慢速互联模块中的第三读数据标识单元包括一个仲裁器、两个FIFO、一个多路选择器；
所述仲裁器的输入端通过读数据标识总线与第一DRAM控制单元、第二DRAM控制单元连接；
所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述的两个FIFO的输入端通过读数据标识总线与第一DRAM控制单元、第二DRAM控制单元连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与第一处理单元、第二处理单元连接；
所述慢速互联模块中的第三写标识单元包括一个仲裁器、两个FIFO、一个多路选择器；
所述仲裁器的输入端通过写标识总线与第一DRAM控制单元、第二DRAM控制单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述的两个FIFO的输入端通过写标识总线与第一DRAM控制单元、第二DRAM控制单元连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与第一处理单元、第二处理单元连接；
所述慢速互联模块的第三写数据单元包括一个多路选择器、一个译码器；所述多路选择器的输入端通过写数据总线与第一处理单元、第二处理单元连接；所述多路选择器的输入端通过选择总线与第三写标识单元中的仲裁器连接；所述多路选择器的输出端通过输出总线与译码器连接；所述译码器的输入端通过选择总线与第三写标识单元中的仲裁器连接；所述译码器的输出端通过写数据总线与第一DRAM控制单元、第二DRAM控制单元连接；
所述的仲裁器，用于监测输入的总线、FIFO空状态总线，控制FIFO的写入和读出，发出选择信号选通多路选择器；所述的FIFO，用于缓存对应的信息；所述的多路选择器，用于选通相应的数据通路；所述的译码器，用于选通相应的数据通路。
4.多核网络处理器的片上互联方法，包括如下步骤：
(1)发送命令
第一处理单元与第二处理单元发出数据请求命令；
(2)选择命令
2a)第一命令单元与第二命令单元中的仲裁器对命令总线上的命令信息进行译码，使能FIFO写总线，将命令信息写入先入先出队列FIFO；
2b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将命令信息读出先入先出队列FIFO；
2c)多路选择器依据仲裁器发出的选择信号，选择相应的通路；
(3)接收命令
第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元、第一DRAM控制单元、第二DRAM控制单元通过对命令总线上的命令信息进行译码后，分别接收发往本单元的命令；
(4)判断命令是否为读命令
4a)第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元、第一DRAM控制单元、第二DRAM控制单元对接收的命令进行译码，获得处理单元发送的命令类型；
4b)判断处理单元发送的命令类型是否为读命令，如果是，则执行步骤(5)；如果否，则执行步骤(8)；
(5)发送读数据标识信息
第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元、第一DRAM控制单元、第二DRAM控制单元发送读数据标识信息；
(6)选择读数据标识信息
6a)第一读数据标识单元、第二读数据标识单元中的仲裁器对读数据标识总线中的读数据标识信息进行译码，使能FIFO写总线，将读数据标识信息写入先入先出队列FIFO；
6b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将读数据标识信息读出先入先出队列FIFO；
6c)多路选择器依据仲裁器发出的选择信号选择相应的通路；
(7)接收读数据标识信息
第一处理单元、第二处理单元通过对读数据标识总线上的读数据标识信息进行译码后，分别接收发往本单元的读数据标识信息；
(8)发送写标识信息
第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元、第一DRAM控制单元、第二DRAM控制单元发送读数据标识信息；
(9)选择写标识信息
9a)第一写标识单元、第二写标识单元中的仲裁器对写标识总线中的写标识信息进行译码，使能FIFO写总线，将写标识信息写入先入先出队列FIFO；
9b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将写标识信息读出先入先出队列FIFO；
9c)多路选择器依据仲裁器发出的选择信号，选择相应的通路；
(10)接收写标识信息
第一处理单元、第二处理单元通过对写标识总线上的写标识信息进行译码后，分别接收发往本单元的写标识信息；
(11)发送写数据信息
第一处理单元、第二处理单元分别通过对接收的写标识信息进行译码后，发送写数据信息；
(12)选择写数据信息
第一写数据单元、第二写数据单元、第三写数据单元中的译码器依据第一写标识单元、第二写标识单元、第三写标识单元中仲裁器发出的数据选择信号，选择相应通路；
(13)接收写数据信息
第一SRAM控制单元、第二SRAM控制单元、网络包I/O接口单元、加解密单元、第一DRAM控制单元、第二DRAM控制单元通过对写数据总线上的写数据信息进行译码后，分别接收发往本单元的写数据信息。