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一种 定时器时钟检测系统

阅读：128发布：2020-05-11

专利汇可以提供一种定时器时钟检测系统专利检索，专利查询，专利分析的服务。并且一种定时器时钟检测系统，包括时钟检测模块，还包括与所述时钟检测模块的vss引脚相连的定时器模块，所述的vss引脚接地，所述的时钟检测模块连接有vreg引脚、rn引脚和ca引脚，所述的ca引脚连接ca系列端子，所述rn引脚连接复位端子，所述的时钟检测模块的输出端与所述的定时器模块的输出端通过或门连接有clk abnormal引脚。本实用新型的定时器模块和时钟检测模块之间为或门关系，当时钟检测模块或定时器模块中有一个为高电平时，则输出的电位就为高电平，时钟检测模块中的计时器为75us间隔，能对输入的时钟信号进行准确测量，定时器模块为看门狗电路，为检测系统提供后备保护。，下面是一种定时器时钟检测系统专利的具体信息内容。

权利要求

1.一种定时器时钟检测系统，包括时钟检测模块，其特征在于：还包括与所述时钟检测模块的vss引脚相连的定时器模块，所述的vss引脚接地，所述的时钟检测模块连接有vreg引脚、rn引脚和ca引脚，所述vreg引脚连接在3.3V基准电压，所述的ca引脚连接ca系列端子，所述rn引脚连接复位端子，所述的时钟检测模块的输出端与所述的定时器模块的输出端通过或门连接有clk abnormal引脚。
2.根据权利要求1所述的一种定时器时钟检测系统，其特征在于：所述的时钟检测模块包括计时器，所述计时器的timer reset引脚连接有clk时钟输入信号，所述的计时器的vss引脚接地，所述的计时器的timer up引脚通过D触发器的串联连接clk out引脚用以输出时钟信号。
3.根据权利要求2所述的一种定时器时钟检测系统，其特征在于：所述的计时器的时间间隔为75us。
4.根据权利要求2所述的一种定时器时钟检测系统，其特征在于：所述的计时器的vreg引脚连接有第一PMOS管(1)的S极，所述的计时器的pd引脚连接所述的第一PMOS管(1)的G极，所述的第一PMOS管(1)的D极连接有第三PMOS管(4)，所述的计时器的pd引脚还连接有第二PMOS管(2)的G极，所述的计时器的timer reset引脚连接有第二NMOS管(5)的G极，所述的计时器的iclk detector引脚连接有第一NMOS管(3)的S极，所述的计时器的vss引脚连接所述第二NMOS管(5)的D极，所述第三PMOS管(4)的D极和所述的第二NMOS管(5)的S极并联通过非门连接time up引脚。
5.根据权利要求1所述的一种定时器时钟检测系统，其特征在于：所述的定时器模块的i2c cmd引脚接入I2C的输入指令，所述的定时器模块的wdt clr引脚接入Watchdog计时器清除信号，所述i2c cmd引脚连接有D触发器的D端，所述wdt clr引脚通过两个非门的串联连接所述D触发器的R端，若干个所述D触发器串联连接wdt out引脚。

说明书全文

一种定时器时钟检测系统

技术领域

[0001] 本实用新型涉及计时检测装置技术领域，尤其是一种定时器时钟检测系统。

背景技术

[0002] 时钟信号是时序逻辑的基础，用于决定逻辑单元中的状态何时更新，是有固定周期并与运行无关的信号量，时钟信号有固定的时钟频率，时钟频率是时钟周期的倒数，在电子信号的同步数字电路中，时钟信号是信号的一种特殊信号振荡之间的高和低的状态，数字时钟信号基本是方波电压。时钟控制信号又称为定时信号，是通过“关”和“开”控制双时钟交替倒换的信号，定时信号是保证整个数字通信系统能完全同步工作的关键。由此可知，时钟信号的重要性不言而喻，在弱电系统中，对时钟信号的检测尤为重要，既要保证其准确度，又要保证其不会误操作。

[0003] 所以，就需设计一种可以准确进行时钟检测的定时器时钟检测系统。实用新型内容

[0004] 本实用新型的目的在于克服现有技术的不足，提供一种通过计时器来实现时钟检测目的的测试系统。

[0005] 本实用新型解决其技术问题是采取以下技术方案实现的：

[0006] 一种定时器时钟检测系统，包括时钟检测模块，还包括与所述时钟检测模块的vss引脚相连的定时器模块，所述的vss引脚接地，所述的时钟检测模块连接有vreg引脚、rn引脚和ca引脚，所述vreg引脚连接在3.3V基准电压，所述的ca引脚连接ca系列端子，所述rn引脚连接复位端子，所述的时钟检测模块的输出端与所述的定时器模块的输出端通过或门连接有clk abnormal引脚。

[0007] 优选的，所述的时钟检测模块包括计时器，所述计时器的timer reset引脚连接有clk时钟输入信号，所述的计时器的vss引脚接地，所述的计时器的timer up引脚通过D触发器的串联连接clk out引脚用以输出时钟信号。

[0008] 优选的，所述的计时器的时间间隔为75us。

[0009] 优选的，所述的计时器的vreg引脚连接有第一PMOS管的S极，所述的计时器的pd引脚连接所述的第一PMOS管的G极，所述的第一PMOS管的D极连接有第三PMOS管，所述的计时器的pd引脚还连接有第二PMOS管的G极，所述的计时器的timer reset引脚连接有第二NMOS管的G极，所述的计时器的iclk detector引脚连接有第一NMOS管的S极，所述的计时器的vss引脚连接所述第二NMOS管的D极，所述第三PMOS管的D极和所述的第二NMOS管的S极并联通过非门连接time up引脚。

[0010] 优选的，所述的定时器模块的i2c cmd引脚接入I2C的输入指令，所述的定时器模块的wdt clr引脚接入Watchdog计时器清除信号，所述i2c cmd引脚连接有D触发器的D端，所述wdt clr引脚通过两个非门的串联连接所述D触发器的R端，若干个所述D触发器串联连接wdt out引脚。

[0011] 本实用新型的优点和积极效果是：

[0012] 本实用新型的定时器模块和时钟检测模块之间为或门关系，当时钟检测模块或定时器模块中有一个为高电平时，则输出的电位就为高电平，继而下达中止指令，时钟检测模块中的计时器为75us间隔，能对输入的时钟信号进行准确测量，定时器模块为看门狗电路，为检测系统提供后备保护，保证了不会因为空操作而继续运行的情况发生。附图说明

[0013] 图1是本实用新型的电路结构示意图；

[0014] 图2是本实用新型的时钟检测模块的电路结构示意图；

[0015] 图3是本实用新型的计时器的电路结构示意图；

[0016] 图4是本实用新型的定时器模块的电路结构示意图。

[0017] 图中：1、第一PMOS管；2、第二PMOS管；3、第一NMOS管；4、第三PMOS管；5、第二NMOS管。

具体实施方式

[0018] 以下结合附图对本实用新型实施例做进一步详述：

[0019] 如图1所示，本实用新型所述的一种定时器时钟检测系统，包括时钟检测模块，还包括与所述时钟检测模块的vss引脚相连的定时器模块，所述的vss引脚接地，所述的时钟检测模块连接有vreg引脚、rn引脚和ca引脚，所述vreg引脚连接在3.3V基准电压，所述的ca引脚连接ca系列端子，所述rn引脚连接复位端子，所述的时钟检测模块的输出端与所述的定时器模块的输出端通过或门连接有clk abnormal引脚。

[0020] 如图2所示，所述的时钟检测模块包括计时器，所述的计时器的时间间隔为75us。所述计时器的timer reset引脚连接有clk时钟输入信号，所述的计时器的vss引脚接地，所述的计时器的timer up引脚通过D触发器的串联连接clk out引脚用以输出时钟信号。

[0021] 此外，所述时钟检测模块的clk引脚是时钟信号输入端，clk dct en引脚是CDETECT指令设置的时钟停止检测信号的输入端，do引脚是SETFET指令设置的DOV(差分输出电压)信号的输入端，当在高放电检测时放电控制打开时，达到高水平电位。co引脚是SETFET指令设置的COV信号的输入端，当检测到充电过量时，达到高水平电位。Sda in引脚是在检测过程中检测到SCL停止的计数器的时钟信号的输入端，iclk detector引脚是PMOS管的偏置电流(200nA)的输入端。

[0022] 如图3所示，所述的计时器的vreg引脚连接有第一PMOS管1的S极，所述的计时器的pd引脚连接所述的第一PMOS管1的G极，所述的第一PMOS管1的D极连接有第三PMOS管4，所述的计时器的pd引脚还连接有第二PMOS管2的G极，所述的计时器的timer reset引脚连接有第二NMOS管5的G极，所述的计时器的iclk detector引脚连接有第一NMOS管3的S极，所述的计时器的vss引脚连接所述第二NMOS管5的D极，所述第三PMOS管4的D极和所述的第二NMOS管5的S极并联通过非门连接time up引脚。

[0023] 如图4所示，所述的定时器模块的i2c cmd引脚接入I2C的输入指令，所述的定时器模块的wdt clr引脚接入Watchdog计时器清除信号，所述i2c cmd引脚连接有D触发器的D端，所述wdt clr引脚通过两个非门的串联连接所述D触发器的R端，若干个所述D触发器串联连接wdt out引脚。

[0024] 具体实施时，从clk引脚输入待检测的时钟信号，i2c cmd引脚接入I2C总线，iclk detector引脚接入200nA的偏置电流，vreg引脚接入3.3V电源电压，vss引脚接地，rn引脚接入复位指令，时钟信号输入至时钟检测模块中的计时器，通过计时器的75us间隔，检测传入的时钟信号，数据处理完成后经过clk out引脚输出，wdt clr引脚为watchdog定时器，即看门狗电路，watchdog定时器的作用是实时监测检测模块系统的运行状态，当NOOP(无操作)指令被输入时，wdt out输出为高电平。当时钟检测模块检测到充电过量或高放电时，clk out输出为高电平。由于时钟检测模块和定时器模块的输出端通过或门连接并输出信号，所以，当时钟检测模块输出的信号和定时器模块输出的信号，只要有一个输出信号为高电平，则clk abnormal引脚就会向系统外输出高电平，来对时钟检测模块和定时器模块下达中断信号，终止其继续工作。

[0025] 本实用新型的定时器模块和时钟检测模块之间为或门关系，当时钟检测模块或定时器模块中有一个为高电平时，则输出的电位就为高电平，继而下达中止指令，时钟检测模块中的计时器为75us间隔，能对输入的时钟信号进行准确测量，定时器模块为看门狗电路，为检测系统提供后备保护，保证了不会因为空操作而继续运行的情况发生。

[0026] 需要强调的是，本实用新型所述的实施例是说明性的，而不是限定性的，因此本实用新型并不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本实用新型的技术方案得出的其他实施方式，同样属于本实用新型保护的范围。

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