技术领域
[0001] 本
发明涉及存储技术领域，特别涉及一种存储装置及数据访问方法。
背景技术
[0002] 双列直插式存储模
块(Dual-Inline-Memory-Modules，检测DIMM)通常包括印制
电路板(Printed Circuit Board，简称PCB)及分布在PCB上的多个存储颗粒，所述存储颗粒可以通常采用目前应用最广泛的双数据率同步动态随机访问
存储器(Double Data Rate Synchronous Dynamic Random，简称DDR SDRAM)实现。这多个存储颗粒分布在PCB的两侧面上形成对称结构，每个侧面上的存储颗粒组成一个独立的排列(Rank)，并且相同
位置的存储颗粒的相同引脚与同一走线连接，这种拓扑称之为DDR双Rank结构(DDR Dual Rank)。其中，DIMM中的PCB为多层结构。
[0003] 由于设置在PCB两侧面上的存储颗粒结构完全相同，所以对称设置时，处于同一位置的两个存储颗粒上的相同的引脚的位置可能并不相同。具体地，两个存储颗粒的相同引脚刚好以两存储颗粒中心连线的中点对称分布。此时，连接两个存储颗粒中相同引脚的走线通常采用如下设计：走线的第一段在多层PCB板中的一层内设置，第一段走线的一端作为输入端，第一段走线的另一端分别通过第二段走线和第三段走线与两个引脚连接，具体地，在第一段走线的另一端处分别开设朝向PCB两侧面的过孔，然后通过第二段走线和第三段走线连接两个引脚，形成T型走线设计。第一端段走线的另一端通常选择靠近两个引脚中的一个设置，这样可以保证与其中一个引脚连接的第二段走线的长度较短，保证了该引脚的
信号完整性(Signal Integrity，简称SI)，但会造成与另一个引脚连接的第三段走线长度较长，使得另一个引脚的信号完整性受到影响，导致DDR Dual Rank整体性能的下降。同时，由于第三段走线长度较长，且每根走线都存在同样的情况，所以设计PCB时需要设计多个层来实现这种走线，以防止走线之间产生干扰，对PCB工艺要求很高。
发明内容
[0004] 为了解决
现有技术中，DDR Dual Rank中同一走线连接的两个存储颗粒中的相同引脚时，连接其中一个引脚的走线较长的问题，本发明
实施例提供了一种存储装置及数据访问方法。所述技术方案如下：
[0005] 第一方面，提供了一种存储装置，包括印刷
电路板PCB和对称布置在所述PCB两侧面上的多个存储颗粒，所述PCB一侧面上的多个存储颗粒形成一个排列Rank，所述PCB另一侧面上的多个存储颗粒形成一个Rank，所述存储颗粒包括多个引脚PIN，所述PCB内设置有多根走线，所述多根走线中的一根走线与位于所述PCB两侧同一位置的两个PIN连接；
[0006] 所述存储装置还包括：转换模块，用于获取
系统总线发送的系统总线信号，将所述系统总线信号转换为Rank选择信号和存储颗粒总线信号，所述系统总线信号包括系统
数据总线信号和系统地址/控制总线信号，所述存储颗粒总线信号包括存储颗粒数据总线信号和存储颗粒地址/控制总线信号；
[0007] Rank判决器，用于根据所述Rank选择信号确定被选中的Rank；
[0008] 切换阵列，用于根据所述被选中的Rank中存储颗粒的PIN与所述多根走线的对应关系，分别向所述多根走线中的每一根走线输出与所述被选中的Rank中存储颗粒的PIN对应的存储颗粒总线信号。
[0009] 本发明通过将位于PCB两侧同一位置上的两个PIN采用一根走线连接，此时连接两个PIN的走线很短，避免了现有技术中一个走线连接两个存储颗粒中相同的PIN时，造成的连接其中一个PIN的走线过长的问题，同时，通过设计转换模块、Rank判决器以及切换阵列对每根走线的信号进行控制，使得输入每根走线的信号与走线在被选中的Rank的存储颗粒中连接的PIN对应，从而保证走线输出到每个PIN的信号准确。上述方案实现了连接两PIN的走线都很短，既保证了两个PIN的信号完整性，又避免了PCB的多层设计，降低了PCB工艺要求。
[0010] 结合第一方面，在第一方面的第一实现方式中，所述转换模块包括：
[0011] 地址译码器，用于获取所述系统总线中的系统地址/控制总线发送的系统地址/控制总线信号，并将所述系统地址/控制总线信号转化为所述Rank选择信号和所述存储颗粒地址/控制总线信号；
[0012] 数据格式转换单元，用于获取所述系统总线中的系统数据总线发送的系统数据总线信号，并将所述系统数据总线信号转化为所述存储颗粒数据总线信号。
[0013] 在该实现方式中，转换模块由地址译码器和数据格式转换单元两个单元组成，实现对系统地址/控制总线信号和系统数据总线信号的转换。
[0014] 结合第一方面的第一实现方式，在第一方面的第二实现方式中，所述切换阵列包括：
[0015] 多个信号输出单元，所述多个信号输出单元中的每一个信号输出单元分别与所述多根走线中的一根走线连接；
[0016] 控制单元，用于根据所述被选中的Rank中存储颗粒的PIN与所述多根走线的对应关系，控制所述每一个信号输出单元的
输出信号。
[0017] 结合第一方面的第二实现方式，在第一方面的第三实现方式中，所述信号输出单元为二选一切换
开关，所述二选一切换开关的输出端连接所述走线，所述二选一切换开关的两个输入端与所述转换模块的两个输出
端子连接，所述转换模块的每个输出端子分别与两个所述二选一切换开关的输入端连接，所述转换模块的输出端子与存储颗粒中的PIN对应设置，且对应设置的所述转换模块的输出端子和所述存储颗粒中的PIN连接在同一个二选一切换开关的两端。
[0018] 在该实现方式中，对应设置的转换模块的输出端子和存储颗粒中的PIN连接在同一个二选一切换开关的两端，这样使得在二选一切换开关的输出端通过走线连接两个不同功能的PIN时，二选一切换开关的输入端也连接到与之相对的两个输出端子，然后由于这两个PIN是两个不同Rank上的，所以只会有一个工作，所以通过二选一切换开关选通其中一个输入端即可。
[0019] 结合第一方面的第三实现方式，在第一方面的第四实现方式中，所述Rank判决器，用于输出Rank
控制信号，所述Rank控制信号用于指示所述被选中的Rank；
[0020] 所述控制单元，用于获取所述Rank控制信号；根据所述Rank控制信号与开关状态的对应关系，确定获取到的所述Rank控制信号对应的开关状态，所述开关状态用于指示所述二选一切换开关中的一个输入端与输出端连通；根据所述开关状态控制所述二选一切换开关中的一个输入端与输出端连通。
[0021] 在上述实现方式中，通过将二选一切换开关的两个输入端分别连接与所述转换模块的输出端子连接，使得控制单元只需要根据Rank控制信号控制二选一切换开关进行切换，即可实现输出对应的信号，实现简单。
[0022] 结合第一方面的第三实现方式，在第一方面的第五实现方式中，所述地址译码器与所述切换阵列之间设有存储颗粒地址/控制总线，所述数据格式转换单元与所述切换阵列之间设有存储颗粒数据总线，所述二选一切换开关的输入端通过所述存储颗粒地址/控制总线与所述地址译码器的输出端子连接，所述二选一切换开关的输入端通过所述存储颗粒数据总线与所述数据格式转换单元的输出端子连接。
[0023] 结合第一方面，在第一方面的第六实现方式中，所述转换模块、所述Rank判决器和所述切换阵列集成在同一块片上系统SOC芯片上。
[0024] 结合第一方面的第六实现方式，在第一方面的第七实现方式中，所述SOC芯片包括存储器
接口逻辑电路，所述存储器接口逻辑电路包括DDR
控制器和DDR物理层，所述转换模块和所述Rank判决器设置在所述DDR控制器中，所述切换阵列设置在所述DDR物理层中。
[0025] 第二方面，提供了一种数据访问方法，所述方法基于第一方面中任一项所述的存储装置实现，所述方法包括：
[0026] 获取系统总线发送的系统总线信号，将所述系统总线信号转换为Rank选择信号和存储颗粒总线信号，所述系统总线信号包括系统数据总线信号和系统地址/控制总线信号，所述存储颗粒总线信号包括存储颗粒数据总线信号和存储颗粒地址/控制总线信号；
[0027] 根据所述Rank选择信号确定被选中的Rank；
[0028] 根据所述被选中的Rank中存储颗粒的PIN与所述多根走线的对应关系，分别向所述多根走线中的每一根走线输出与所述被选中的Rank中存储颗粒的PIN对应的存储颗粒总线信号。
[0029] 结合第二方面，在第二方面的第一实现方式中，所述获取系统总线发送的系统总线信号，将所述系统总线信号转换为Rank选择信号和存储颗粒总线信号，包括：
[0030] 获取所述系统总线中的系统地址/控制总线发送的系统地址/控制总线信号，并将所述系统地址/控制总线信号转化为所述Rank选择信号和所述存储颗粒地址/控制总线信号；
[0031] 获取所述系统总线中的系统数据总线发送的系统数据总线信号，并将所述系统数据总线信号转化为所述存储颗粒数据总线信号。
[0032] 结合第二方面，在第二方面的第二实现方式中，所述根据所述Rank选择信号确定被选中的Rank，包括：
[0033] 输出Rank控制信号，所述Rank控制信号用于指示所述被选中的Rank。
[0034] 结合第二方面的第二实现方式，在第二方面的第三实现方式中，所述根据所述被选中的Rank中存储颗粒的PIN与所述多根走线的对应关系，分别向所述多根走线中的每一根走线输出与所述被选中的Rank中存储颗粒的PIN对应的存储颗粒总线信号，包括：
[0035] 根据所述被选中的Rank中存储颗粒的PIN与所述多根走线的对应关系，控制所述每一个信号输出单元的输出信号。
[0036] 结合第二方面的第三实现方式，在第二方面的第四实现方式中，所述根据所述被选中的Rank中存储颗粒的PIN与所述多根走线的对应关系，控制所述每一个信号输出单元的输出信号，包括：
[0037] 获取所述Rank控制信号；
[0038] 根据所述Rank控制信号与开关状态的对应关系，确定获取到的所述Rank控制信号对应的开关状态，所述开关状态用于指示所述二选一切换开关中的一个输入端与输出端连通；
[0039] 根据所述开关状态控制所述二选一切换开关中的一个输入端与输出端连通。
[0040] 本发明实施例提供的技术方案带来的有益效果是：
[0041] 通过将位于PCB两侧同一位置上的两个PIN采用一根走线连接，此时连接两个PIN的走线很短，避免了现有技术中一个走线连接两个存储颗粒中相同的PIN时，造成的连接其中一个PIN的走线过长的问题，同时，通过设计转换模块、Rank判决器以及切换阵列对每根走线的信号进行控制，使得输入每根走线的信号与走线在被选中的Rank的存储颗粒中连接的PIN对应，从而保证走线输出到每个PIN的信号准确。上述方案实现了连接两PIN的走线都很短，既保证了两个PIN的信号完整性，又避免了PCB的多层设计，降低了PCB工艺要求。
附图说明
[0042] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0043] 图1是本发明实施例提供的存储装置的结构示意图；
[0044] 图2是本发明实施例提供的存储装置的结构示意图；
[0045] 图3是本发明实施例提供的PCB对应位置上的两个存储颗粒的引脚分布图；
[0046] 图4是本发明实施例提供的存储装置的拓扑示意图；
[0047] 图5是本发明实施例提供的数据访问方法
流程图；
[0048] 图6是本发明实施例提供的数据访问方法流程图。
具体实施方式
[0049] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0050] 为便于对本发明实施例提供的技术方案的理解，首先介绍一下DDR Dual Rank的相关内容。
[0051] 如背景技术所言，DDR Dual Rank包括两个对称设置的Rank。其中，Rank采用如下方式定义：传统内存系统为了保证
中央处理器(Central Processing Unit，简称CPU)的正常工作，必须一次传输完CPU在一个传输周期内所需的数据，CPU在一个传输周期能接受的数据容量就是系统总线的位宽，例如64位处理器每个传输周期可以传输64比特(bits)数据，但由于每个存储颗粒的位宽小于CPU的位宽，所以需要多个存储颗粒组合在一起才能满足CPU的数据传输需求，这多个组合在一起的存储颗粒即为一个Rank。
[0052] 存储颗粒通常分为多个相互独立的逻辑存储库(Bank)，每个Bank为一个存储阵列，数据存储在存储阵列的多个存储单元中，多个存储单元分为数行(Row)和数列(Column)。
[0053] CPU通过系统总线来对DDR Dual Rank进行数据读取和命令操作(如刷新、初始化)，其中，系统总线包括系统数据总线、系统地址/控制总线。系统数据总线用于传送系统数据总线信号，即实现数据输入输出。系统地址/控制总线用于传送系统地址/控制总线信号，包括地址信号、控制信号和时序信号，控制信号包括读/写信号、片选信号、中断响应信号、初始化信号等。
[0054] 下面以读取数据为例，对CPU及DDR Dual Rank工作过程进行说明：当CPU需要读取DDR Dual Rank中数据时，CPU通过系统地址/控制总线向DDR控制器发送系统地址/控制总线信号；DDR控制器在接收到系统总线发送的上述信号后，首先需要根据系统地址/控制总线信号确定CPU要访问的Rank，然后产生对应Rank的DDR地址/控制信号，存储颗粒根据DDR地址/控制信号中的Bank地址和Row地址以及行选通信号打开一个页(Page)，例如Page1，再根据数据所在的Column地址以及列选通信号读取数据。其中，由于DDR Dual Rank由两个Rank组成，DDR
地址总线比系统总线中的地址总线少一位，系统总线中的地址/控制总线中多出的一位可以用于标识Rank，故在前述过程中可以根据系统总线中的地址/控制总线传送的地址信号进行Rank选择。
[0055] 在上述读写数据的过程中，设置在DDR Dual Rank的PCB板两侧面的两个Rank只有一个会被激活，因此同一走线所连接的两个引脚只有一个能够收到该走线输出的信号。但是，由于同一走线在连接两个引脚时，连接其中一个引脚的走线较长，造成这个引脚的信号完整性受到影响。为此，本发明通过重新设计走线与引脚的连接方式，让连接到两引脚的走线都达到最短。
[0056] 图1是本发明实施例提供的一种存储装置的结构示意图，参见图1，包括印刷电路板PCB 100和对称布置在PCB 100两侧面上的多个存储颗粒101，PCB 100一侧面上的多个存储颗粒101形成一个Rank 102，PCB 100另一侧面上的多个存储颗粒101形成一个Rank 102，存储颗粒101包括多个引脚PIN(图1未示出)，PCB 100内设置有多根走线，多根走线中的一根走线与位于PCB 100两侧同一位置的两个PIN连接；
[0057] 如图2是存储装置的
框图，该存储装置还包括：转换模块103，用于获取系统总线发送的系统总线信号，将系统总线信号转换为Rank选择信号和存储颗粒总线信号，系统总线信号包括系统数据总线信号和系统地址/控制总线信号，存储颗粒总线信号包括存储颗粒数据总线信号和存储颗粒地址/控制总线信号；
[0058] Rank判决器104，用于根据Rank选择信号确定被选中的Rank 102；
[0059] 切换阵列105，用于根据被选中的Rank 102中存储颗粒101的PIN与多根走线的对应关系，分别向多根走线中的每一根走线输出与被选中的Rank 102中存储颗粒101的PIN对应的存储颗粒总线信号。
[0060] 图3是本发明实施例中设置在PCB 100对应位置上的两个存储颗粒101的引脚分布图，可以看出在位于PCB 100同一位置的两个PIN可以不同，如A13和A14，位于PCB 100同一位置的两个PIN也可以相同，如VSS。
[0061] 本发明通过将位于PCB两侧同一位置上的两个PIN采用一根走线连接，此时连接两个PIN的走线很短，避免了现有技术中一个走线连接两个存储颗粒101中相同的PIN时，造成的连接其中一个PIN的走线过长的问题，同时，通过设计转换模块103、Rank判决器104以及切换阵列105对每根走线的信号进行控制，使得输入每根走线的信号与走线在被选中的Rank 102中连接的PIN对应，从而保证走线输出到每个PIN的信号准确。上述方案实现了连接两PIN的走线都很短，既保证了两个PIN的信号完整性，又避免了PCB 100的多层设计(例如可以使8层设计降低至4或6层)，降低了PCB 100工艺要求。
[0062] 图4是本发明实施例提供的一种存储装置的拓扑示意图，参见图4，与图2提供的存储装置相比，转换模块103包括：
[0063] 地址译码器1031，用于获取系统总线10中的系统地址/控制总线发送的系统地址/控制总线信号，并将系统地址/控制总线信号转化为Rank选择信号和存储颗粒地址/控制总线信号；
[0064] 数据格式转换单元1032，用于获取系统总线中的系统数据总线发送的系统数据总线信号，并将系统数据总线信号转化为存储颗粒数据总线信号。
[0065] 其中，系统总线包括系统地址/控制总线和系统数据总线。
[0066] 在图4中，将图1中PCB 100上下两面的两个Rank 102分别记为Rank0和Rank1。
[0067] 在该实现方式中，转换模块103由地址译码器131和数据格式转换单元132两个单元组成，共同完成转换模块103所实现的功能。
[0068] 容易知道，在本发明实施例中，切换阵列105可以是一个，也可以是两个，两个切换阵列可以分别用于对存储颗粒地址/控制总线信号和存储颗粒数据总线信号的传输控制。
[0069] 在一种可能的实现方式中，切换阵列105包括：
[0070] 多个信号输出单元1051，多个信号输出单元1051中的每一个信号输出单元1051分别与多根走线中的一根走线连接；
[0071] 控制单元1052，用于根据被选中的Rank 102中存储颗粒的PIN与多根走线的对应关系，控制每一个信号输出单元1051的输出信号。
[0072] 在一种可能的实现方式中，信号输出单元1051为二选一切换开关。二选一切换开关的输出端连接走线；转换模块103具有多个输出端子，二选一切换开关的两个输入端与转换模块103的输出端子连接，转换模块103的每个输出端子分别与两个二选一切换开关的输入端连接；转换模块103的输出端子与存储颗粒101中的PIN对应设置，且对应设置的转换模块103的输出端子和存储颗粒中的PIN连接在同一个二选一切换开关的两端。其中，转换模块103的一个输出端子连接的两个输入端可以是一个二选一切换开关上的，也可以是两个二选一切换开关上的。
[0073] 例如，在存储装置中第一个二选一切换开关的输出端通过走线连接Rank0的A13和Rank1的A14，第二个二选一切换开关的输出端通过走线连接Rank0的A14和Rank1的A13；用于输出A13对应的信号的转换模块103的输出端子分别连接两个二选一切换开关的一个输入端，用于输出A14对应的信号的转换模块103的输出端子分别连接两个二选一切换开关的另外一个输入端。这样，在选中Rank0时，接通第一个二选一切换开关连接A13的输入端，接通第二个二选一切换开关连接A14的输入端。
[0074] 在一种可能的实现方式中，Rank判决器104，用于输出Rank控制信号，Rank控制信号用于指示被选中的Rank 102；
[0075] 控制单元1052，用于获取Rank控制信号；根据Rank控制信号与开关状态的对应关系，确定获取到的Rank控制信号对应的开关状态，开关状态用于指示二选一切换开关中的一个输入端与输出端连通；根据开关状态控制二选一切换开关中的一个输入端与输出端连通。
[0076] 其中，Rank控制信号和开关状态的对应关系可以预设在控制单元1052中，当接收到Rank控制信号后，根据该对应关系接通相应地输入端即可。例如，该Rank控制信号可以采用高低电平表示，当控制单元1052接收到高电平时，将对应Rank0的输入端接通。
[0077] 在上述实现方式中，通过将二选一切换开关的两个输入端分别连接与信号转换模块103的输出端子连接，使得控制单元1052只需要根据Rank控制信号控制二选一切换开关进行切换，即可实现输出对应的信号，实现简单。
[0078] 进一步地，在本实施例中，还可以将Rank与开关的输入端的对应关系用位置表示，如：每个二选一切换开关的两个输入端相对分布，处于一侧(如上方)的输入端对应Rank0，处于另一侧(如下方)的输入端对应Rank1，所以当Rank控制信号指示被选中的Rank为Rank0时，将所有二选一切换开关接通一侧的输入端即可。
[0079] 进一步地，地址译码器1031与切换阵列105之间设有存储颗粒地址/控制总线1061，数据格式转换单元1032与切换阵列105之间设有存储颗粒数据总线1062，二选一切换开关的输入端通过存储颗粒地址/控制总线1061与地址译码器1031的输出端子连接，二选一切换开关的输入端通过存储颗粒数据总线1062与数据格式转换单元1032的输出端子连接。
[0080] 转换模块103由地址译码器1031和数据格式转换单元1032组成，相应地，转换模块103的输出端子也包括地址译码器1031的输出端子和数据格式转换单元1032的输出端子。
[0081] 其中，存储颗粒地址/控制总线1061和存储颗粒数据总线1062合为存储颗粒总线，也称DDR总线。
[0082] 在一种可能的实现方式中，转换模块103、Rank判决器104和切换阵列105集成在同一块片上系统(System on Chip，简称SOC)芯片上。
[0083] 具体地，SOC芯片包括存储器接口逻辑电路，存储器接口逻辑电路包括DDR控制器和DDR物理层，转换模块和103和Rank判决器104设置在DDR控制器中，切换阵列105设置在DDR物理层中。
[0084] 进一步地，每个存储颗粒101中包括多种功能器件，这些功能器件用于行/列地址复用、行/列地址解码、I/O控制等等，本实施例对此不做赘述。
[0085] 在一种可能的实现方式中，上述存储颗粒101为SDRAM存储颗粒。
[0086] 如图1所示，PCB 100上设有金属球Ball 107，存储颗粒101的PIN通过Ball 107与走线连接。
[0087] 在本发明实施例中，PCB 100板为多层设置，走线设计在多层PCB 100板中。
[0088] 在本发明实施例中，在进行线路设计时，按照一根走线连接PCB板两侧同一位置的两个PIN的方式，设计多根走线。多根走线设计完成后，可以得出如下所示的信号对应表:
[0089]
[0090] 上表标识出了每根走线在两个Rank里分别连接的存储颗粒的PIN。根据每个二选一切换开关连接的走线在两个Rank中连接的PIN，可以将该二选一切换开关通过存储颗粒总线连接到与之对应的转换模块103的个输出端子上。例如，二选一切换开关的输出端连接走线Signal_13，则该二选一切换开关的两个输入端分别连接存储颗粒地址/控制总线A13和存储颗粒地址/控制总线A14，以连接到转换模块103输出存储颗粒地址/控制总线信号A13和存储颗粒地址/控制总线A14的输出端子上。其中，存储颗粒总线连接与转换模块103的输出端子对应连接。
[0091] 当然，上表的内容仅为举例，实际应用中可以根据实际需要进行设计。
[0092] 在实际工作过程中，存储装置会收到CPU发送的命令和读写
请求两种信号，其中命令包括初始化命令和自动刷新命令等。
[0093] 对于CPU下发的命令而言，存储装置接收到命令后，根据命令判断出被选中的Rank，然后产生Rank控制信号；根据Rank控制信号对二选一切换开关进行控制，使命令可以传输到被选中的Rank中，由被选中Rank中的存储颗粒执行该命令。
[0094] 对于CPU下发的读写请求而言，存储装置接收到读写请求后，根据读写请求判断出被选中的Rank，然后产生Rank控制信号；根据Rank控制信号对二选一切换开关进行控制，使读取请求或者待写入数据可以传输到被选中的Rank中，由被选中Rank中的存储颗粒完成该读写。
[0095] 图5是本发明实施例提供的一种数据访问方法流程图，该方法是基于前文提供的存储装置实现的，参见图5，方法包括：
[0096] 步骤201：获取系统总线发送的系统总线信号，将系统总线信号转换为Rank选择信号和存储颗粒总线信号，系统总线信号包括系统数据总线信号和系统地址/控制总线信号，存储颗粒总线信号包括存储颗粒数据总线信号和存储颗粒地址/控制总线信号。
[0097] 其中，系统总线包括系统地址/控制总线和系统数据总线。
[0098] 步骤202：根据Rank选择信号确定被选中的Rank。
[0099] 步骤203：根据被选中的Rank中存储颗粒的PIN与多根走线的对应关系，分别向多根走线中的每一根走线输出与被选中的Rank中存储颗粒的PIN对应的存储颗粒总线信号。
[0100] 本发明通过将位于PCB两侧同一位置上的两个PIN采用一根走线连接，此时连接两个PIN的走线很短，避免了现有技术中一个走线连接两个存储颗粒中相同的PIN时，造成的连接其中一个PIN的走线过长的问题，同时，通过设计转换模块、Rank判决器以及切换阵列对每根走线的信号进行控制，使得输入每根走线的信号与走线在被选中的Rank的存储颗粒中连接的PIN对应，从而保证走线输出到每个PIN的信号准确。上述方案实现了连接两PIN的走线都很短，既保证了两个PIN的信号完整性，又避免了PCB的多层设计，降低了PCB工艺要求。
[0101] 图6是本发明实施例提供的一种数据访问方法流程图，该方法是基于前文提供的存储装置实现的，参见图6，方法包括：
[0102] 步骤301：获取系统总线发送的系统总线信号，将系统总线信号转换为Rank选择信号和存储颗粒总线信号，系统总线信号包括系统数据总线信号和系统地址/控制总线信号，存储颗粒总线信号包括存储颗粒数据总线信号和存储颗粒地址/控制总线信号。
[0103] 在一种可能的实现方式中，步骤301，包括：
[0104] 获取系统总线中的系统地址/控制总线发送的系统地址/控制总线信号，并将系统地址/控制总线信号转化为Rank选择信号和存储颗粒地址/控制总线信号；
[0105] 获取系统总线中的系统数据总线发送的系统数据总线信号，并将系统数据总线信号转化为存储颗粒数据总线信号。
[0106] 步骤302：根据Rank选择信号输出Rank控制信号，Rank控制信号用于指示被选中的Rank。
[0107] 步骤303：根据被选中的Rank中存储颗粒的PIN与多根走线的对应关系，分别向多根走线中的每一根走线输出与被选中的Rank中存储颗粒的PIN对应的存储颗粒总线信号。
[0108] 在一种可能的实现方式中，步骤303，包括：
[0109] 根据被选中的Rank中存储颗粒的PIN与多根走线的对应关系，控制每一个信号输出单元的输出信号。
[0110] 在一种可能的实现方式中，根据被选中的Rank中存储颗粒的PIN与多根走线的对应关系，控制每一个信号输出单元的输出信号，包括：
[0111] 获取Rank控制信号；
[0112] 根据Rank控制信号与开关状态的对应关系，确定获取到的Rank控制信号对应的开关状态，开关状态用于指示二选一切换开关中的一个输入端与输出端连通；
[0113] 根据开关状态控制二选一切换开关中的一个输入端与输出端连通。
[0114] 例如，Rank控制信号指示被选中的Rank为Rank0，此时，控制二选一切换开关按照对应关系，将每个二选一切换开关对应Rank0的输入端接通即可。
[0115] 进一步地，在本实施例中，还可以将Rank与开关的输入端的对应关系用位置表示，如：每个二选一切换开关的两个输入端相对分布，处于一侧(如上方)的输入端对应Rank0，处于另一侧(如下方)的输入端对应Rank1，所以当Rank控制信号指示被选中的Rank为Rank0时，将所有二选一切换开关接通一侧的输入端即可。
[0116] 本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过
硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是
只读存储器，磁盘或光盘等。
[0117] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
