技术领域
[0001] 本
发明涉及一种存储器装置及其多数检测器，且特别是有关于一种关于具有
数据总线反向功能(Data Bus Inversion,DBI)的存储器装置及其多数检测器。
背景技术
[0002] 在动态存储器的技术领域中，基于传输数据
信号的
接口会被终端(terminated)于参考接地
电压，因此，若所传输的一数据信号中逻辑高电平的位元数越多，所产生的电
力消耗会越大。为了减低电力消耗，一种现有的动态存储器采用了数据总线反向(Data Bus Inversion,DBI)技术，以在当逻辑高电平的位元数占多数时(例如当一个字节(Byte)的8个值中超过一半是1时)，使数据信号的各位元的逻辑电平反向以进行传输。
[0003] 在判断逻辑高电平的位元数是否占多数的检测动作中，
现有技术所提出的多数检测器常需要较多的晶体管而占有较大的布局面积，进而使存储器装置的电力消耗较多，工作效能降低，且增加生产成本。因此，如何降低多数检测器的功耗、所需的晶体管数量及布局面积，为本领域设计者的重要课题。
发明内容
[0004] 本发明提供一种存储器装置以及其多数检测器，用以指出数据信号中占多数的值。存储器装置的数据总线反向
电路根据多数检测器所产生的感测结果输出反向数据信号。
[0005] 本发明的多数检测器包括上拉电路、第一
开关、第二开关、多数个第一晶体管、多数个第二晶体管以及感测放大电路。上拉电路被配置为在一感测期间之前根据一
控制信号提供第一电压至第一
节点与一第二节点。第一开关耦接在第二电压与第一节点之间，且被配置为在感测期间根据控制信号提供第二电压至第一节点，且第二电压大于第一电压。第二开关耦接在第二电压与第二节点之间，且被配置为在感测期间根据控制信号提供第二电压至第二节点。第一晶体管耦接在第一节点与第三节点之间，且第一晶体管的控制端分别接收数据信号的多个值的其中一者，其中第三节点在感测期间耦接至第三电压，且第三电压小于第一电压。第二晶体管耦接在第二节点与第三节点之间。第二晶体管的控制端分别接收该些值的其中一者的反向值。感测放大电路耦接第一节点以及第二节点，且在感测期间依据第一节点以及第二节点间的电压差来产生感测结果，且感测结果指出该些值中占多数的值。
[0006] 本发明的存储器装置包括多数个如前述的多数检测器以及数据总线反向电路，数据总线反向电路根据前述的多数检测器所产生的该感测结果输出由该些值的反向值所构成的一反向数据信号。
[0007] 基于上述，本发明所提出的多数检测器包括耦接在第一节点与第三节点之间的多数个第一晶体管与耦接在第二节点与第三节点之间的多数个第二晶体管，通过上拉电路，使第一节点与第二节点在感测期间之前被拉高至小于第二电压的第一电压，并在感测期间将第一节点与第二节点耦接至第二电压且将第三节点耦接至小于第一电压的第三电压，再通过感测放大电路依据第一节点与第二节点间的电压差来产生感测结果。如此一来，在不需使用大量的晶体管的前提下，可减低多数检测器所需的功率消耗，并加快多数检测器的检测速度，有效提升存储器装置的工作效能。
[0008] 为让本发明的上述特征和优点能更明显易懂，下文特举
实施例，并配合
附图作详细说明如下。
附图说明
[0009] 图1显示本发明一实施例的多数检测器的示意图；
[0010] 图2显示本发明一实施例的感测放大电路的示意图；
[0011] 图3显示本发明一实施例的检测器在读取操作期间的各信号的时序图；
[0012] 图4显示本发明另一实施例的多数检测器的示意图；
[0013] 图5显示本发明图4实施例的感测放大电路的示意图；
[0014] 图6A以及图6B分别显示本发明不同实施例的存储器装置的示意图。
[0015] 附图标号说明：
[0016] 100、400、611～61N、621～62N：多数检测器
[0017] 130：上拉电路
[0018] 140、440：感测放大电路
[0019] 210：传输电路
[0020] 220、510：比较及放大电路
[0022] 601、602：存储器装置
[0024] IDQij、DQj：数据信号
[0025] QP1：第一开关
[0026] QP2：第二开关
[0027] QN1～QN27、QP3～QP8、QN51～QN52、QP51～QP52：晶体管
[0028] QP61、QN61：晶体管
[0029] IDQ0i～IDQ7i、IDQj1～IDQj16：数据信号的值
[0030] SN：第三节点
[0031] SB：第一节点
[0032] ST：第二节点
[0033] INV1～INV14、INV51～INV52、INV61：反向器
[0034] A0i、A01～A016：检测结果
[0035] DE0B：控制信号
[0036] DE1、DE2、DSAN、DSAP：致能信号
[0037] HFVDD：操作电压的一半
[0038] VDD：操作电压
[0039] VSS：参考接地电压
[0040] T1～T4：时间点
[0041] CLK：时脉信号
[0042] DMI：数据遮罩反向信号
具体实施方式
[0043] 请参照图1，其显示本发明一实施例的多数检测器的示意图。多数检测器100可设置在具有数据总线反向电路的存储器装置中，并适用以提供感测结果至数据总线反向电路。其中，存储器装置可以为动态
随机存取存储器装置，例如为第四代
低电压双倍数据率同步
动态随机存取存储器(Low Power Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory,LPDDR4)。多数检测器100包括第一晶体管QN1～QN8、反向器INV1～INV8、第二晶体管QN9～QN16、上拉电路130、感测放大电路140、第一开关QP1、第二开关QP2、第三开关QN18以及第三晶体管QN17。第一晶体管QN1～QN8的第一端共同耦接至第一节点SB，第二端共同耦接至第三节点SN，且控制端分别接收数据信号IDQji的多个值IDQ0i～IDQ7i的其中一者。另外，第二晶体管QN9～QN16的第一端共同耦接至第二节点ST，第二端共同耦接至第三节点SN，且控制端分别耦接至反向器INV1～INV8的输出端。反向器INV1～INV8的输入端接收数据信号IDQji的多个值IDQ0i～IDQ7i，且输出端产生这些值IDQ0i～IDQ7i的反向值。
[0044] 依据这些值IDQ0i～IDQ7i中为逻辑高电平(1)的数量，可以决定第一晶体管QN1～QN8被导通的数量，进而决定第三节点SN以及第一节点SB间的等效阻抗。同样的，依据这些值IDQ0i～IDQ7i中为逻辑低电平(0)的数量，可以决定第二晶体管QN9～QN16被导通的数量，进而决定第三节点SN以及第二节点ST间的等效阻抗。
[0045] 上拉电路130被配置为在感测期间之前，依据控制信号DE0B以将第一节点SB以及第二节点ST上的电压上拉至第一电压。第一开关QP1耦接在第二电压以及第一节点SB间，第二开关QP2则耦接在第二电压以及第二节点ST间。第一开关QP1与第二开关QP2被配置为在感测期间依据控制信号DE0B而同时被导通，使第一节点SB以及第二节点ST上的电压自第一电压被上拉至第二电压。第一电压小于第二电压。在本发明一实施例中，第一电压可以为第二电压的一半。第二电压可为操作电压VDD，第一电压可为操作电压的一半HFVDD。本发明通过上拉电路130，可降低感测期间上拉至第二电压所需的时间，从而提升感测速度。再者，由于第一节点SB以及第二节点ST在非感测期间仅需维持在第一电压，可减低存储器装置的电力消耗。
[0046] 上拉电路130包括晶体管QN19～QN21，其控制端均接收控制信号DE0B。晶体管QN19串接在第一节点SB及第一电压间，晶体管QN20串接在第二节点ST及第一电压间，晶体管QN21则串接在第一节点SB以及第二节点ST间。
[0047] 晶体管QN19～QN21皆为N型晶体管，而第一开关QP1以及第二开关QP2则皆为P型晶体管。基于晶体管QN19～QN21、第一开关QP1以及第二开关QP2受控于相同的控制信号DE0B，当晶体管QN19～QN21导通时，第一开关QP1及第二开关QP2被断开；相对的，当晶体管QN19～QN21被断开时，第一开关QP1及第二开关QP2被导通。藉此，第一开关QP1及第二开关QP2的电压上拉动作，与上拉电路130的电压上拉动作不同时发生。
[0048] 感测放大电路140耦接第一节点SB以及第二节点ST，并在感测期间依据第一节点SB以及第二节点ST间的电压差来产生感测结果A0i，且感测结果A0i指出这些值IDQ1i～IDQ7i中占多数的值。数据总线反向电路可接收感测结果A0i，并依据感测结果A0i决定是否输出由这些值IDQ1i～IDQ7i的反向值所构成的一反向数据信号。感测放大电路140的动作时间则依据致能信号DE1以及DE2来决定。
[0049] 第三开关QN18耦接在第三节点SN及第三电压间，且被配置为在感测期间被导通。于一实施例中，第三开关QN18受控于控制信号DE0B的反向信号。在本实施例中，反向器INV9接收控制信号DE0B，并提供控制信号DE0B的反向信号至第三开关QN18的控制端。第三电压小于第一电压，于本实施例中第三电压可为参考接地电压VSS。
[0050] 第三晶体管QN17与第二晶体管的一者QN16相并联。第一晶体管QN1～QN8、第二晶体管QN9～QN16与第三晶体管QN17可皆为相同的N型晶体管。第三晶体管QN17的控制端接收操作电压VDD而恒为导通，其被配置为在感测期间为第二晶体管QN9～QN16提供耦接至第三电压的旁路(bypass)路径。藉此，当这些值IDQ1i～IDQ7i中为逻辑高电平(1)的数量占一半时，第二节点ST的压降幅度大于第一节点SB的压降幅度，也就是第一节点SB上的电压高于第二节点ST上的电压，使感测放大电路140产生等于逻辑低电平的感测结果A0i。
[0051] 在本实施例中，晶体管QN1～QN17的
电流驱
动能力可以是相同的，而构成第三开关QN18的N型晶体管则具有相对大的电流驱动能力。
[0052] 于基于本实施例的一未显示出的变化实施例中，多数检测器中未设置第三晶体管QN17，且第二晶体管的电流驱动能力大于第一晶体管的电流驱动能力。例如，第二晶体管的电流驱动能力可为第一晶体管的电流驱动能力的1.2倍。藉此，当数据信号的这些值IDQ1i～IDQ7i中有4个值为逻辑高电平时，第一节点SB上的电压仍可以高于第二节点ST上的电压，使感测放大电路140产生等于逻辑低电平的感测结果A0i。
[0053] 图2显示本发明一实施例的感测放大电路的示意图。感测放大电路140包括传输电路210、比较及放大电路220以及闩锁电路230。传输电路210包括由晶体管QP3、QN22所构成的第一传输闸、由晶体管QP4、QN23所构成的第二传输闸以及反向器INV10及INV11。反向器INV10及INV11相互串接，并依据致能信号DE1来产生晶体管QP3、QN22、QP4、QN23的控制信号。其中，第一传输闸及第二传输闸可以同时被导通，或也可以同时被断开。第一传输闸及第二传输闸被配置为在感测期间皆被导通，使第一节点SB以及第二节点ST上的电压可被传送至比较及放大电路220的二输入端。
[0054] 比较及放大电路220包括两个交叉耦合晶体管对。其中，晶体管QP6、QP7通过交叉耦合(cross coupled)的连接方式形成第一交叉耦合晶体管对，晶体管QN24、QN25则通过交叉耦合的连接方式形成第二交叉耦合晶体管对。晶体管QP6耦接在操作电压VDD与第一节点SB间，晶体管QP7耦接在操作电压VDD与第二节点ST间，并通过导通的第四开关QP5接收操作电压VDD。晶体管QN24耦接在参考接地电压VSS与第一节点SB间，晶体管QN25耦接在参考接地电压VSS与第二节点ST间，并通过导通的第五开关QN26以耦接至参考接地电压VSS。
[0055] 于本实施例中，第四开关QP5的控制端耦接反向器INV10的输出，从而受控于致能信号DE1的反向信号，第五开关QN26受控于致能信号DE1。如此，在致能信号DE1为逻辑高电平时，第四开关QP5及第五开关QN26均被导通，第一节点SB以及第二节点ST间的电压差值经由比较及放大电路220被比较出并放大，以产生感测值。
[0056] 比较及放大电路220所产生的感测值被传送至闩锁电路230。于本实施例中，闩锁电路230包括由
逻辑门NAND1以及NOR1所建构的
逻辑电路、由晶体管QP8以及QN27所建构的反向器电路以及由反向器INV13、INV14所建构的闸锁器。逻辑门NAND1为反及门(NAND gate)，接收感测值以及致能信号DE2，并产生一运算结果以作为晶体管QP8的控制信号。逻辑门NOR1为反或门(NOR gate)，接收感测值以及致能信号DE2的反向信号(由反向器INV12产生)，并产生一运算结果以作为晶体管QN27的控制信号。通过逻辑电路，在致能信号DE2为逻辑高电平时，反向器电路可产生与感测值相同逻辑电平的感测结果A0i。
[0057] 反向器INV14的输入端接收感测结果A0i，反向器INV14的输出端耦接至反向器INV13的输入端，反向器INV13的输出端则耦接至反向器INV14的输入端。如此一来，感测结果A0i可被有效地闩锁在闸锁器中。
[0058] 以下请参照图1以及图3，其中图3显示本发明一实施例的多数检测器在读取操作期间的各信号的时序图。在图3中，时脉信号CLK为
基础时脉信号。在时间点T1之前包括多数检测器100的预充电期间，此时控制信号DE0B为逻辑高电平，使上拉电路130中的晶体管QN19～QN21被导通，且第一开关QP1与第二开关QP2为断开，以将第一节点SB以及第二节点ST拉高至第一电压。在时间点T1时，多数检测器100进入感测期间，此时控制信号DE0B为逻辑低电平，使第一开关QP1、第二开关QP2及第三开关QN18被导通，且上拉电路130中的晶体管QN19～QN21为断开，以将第一节点SB以及第二节点ST自第一电压拉高至第二电压。数据信号IDQji的多个值被分别传送至多个第一晶体管的控制端，且这些值的反向值分别被传送至多个第二晶体管的控制端。根据这些值中为逻辑高电平的数量，决定这些第一晶体管与这些第二晶体管被导通的数量，进而决定第一节点SB与第二节点ST上的电压被下拉的程度。于本实施例中，当这些值IDQ1i～IDQ7i中为逻辑高电平的数量大于等于5时，第一节点SB上的电压低于第二节点ST上的电压。相反地，当这些值IDQ1i～IDQ7i中为逻辑高电平的数量小于5时，第一节点SB上的电压高于第二节点ST上的电压。在时间点T2时，致能信号DE1为逻辑高电平，感测放大电路140被启动以比较并放大第一节点SB以及第二节点ST间的电压差，并产生感测值。在时间点T3时，感测放大电路140闩锁感测结果A0i。在时间点T4时，感测放大电路140输出感测结果A0i。于本实施例中，当这些值IDQ1i～IDQ7i中为逻辑高电平的数量大于等于5时，感测结果A0i为逻辑高电平。相反地，当这些值IDQ1i～IDQ7i中为逻辑高电平的数量小于5时，感测结果A0i为逻辑低电平。
[0059] 根据感测结果A0i，存储器装置可决定是否启用数据总线反向电路，以产生用以输出的数据信号DQj。在当检测结果A0i等于逻辑高电平时，数据总线反向电路被启用以将数据信号的这些值IDQji进行反向以产生用以输出的数据信号DQj。此外，逻辑高电平的数据遮罩反向(Data mask inversion)信号DMI亦被产生。相对的，在当检测结果A0i等于逻辑低电平时，数据总线反向电路不被启用，并输出等于数据信号的这些值IDQji的数据信号DQj，且产生逻辑低电平的数据遮罩反向信号DMI。
[0060] 在此请注意，基于存储器装置中的数据传输接口的终端是连接到参考接地电压VSS，因此，只有在输出逻辑高电平的值时会消耗电流。本实施例中，以具有八个位元(值)的数据信号为范例，当所输入的数据信号中有大于等于5个的值为逻辑高电平时，存储器装置的数据总线反向电路可被启用，使所输入的数据信号的这些值的反向值作为输出的数据信号。藉此，输出的数据信号中逻辑高电平的值少于一半，可减少电流消耗。此时，数据遮罩反向信号DMI用以通知有无发生数据信号的逻辑电平反向。
[0061] 请参照图4，图4显示本发明另一实施例的多数检测器的示意图。多数检测器400与多数检测器100相同或相似的部份以相同的符号标示，在此便不再赘述。本实施例的多数检测器400与前述实施例的多数检测器100相异的部份说明如下。本实施例的多数检测器400的感测放大电路440接收致能信号DSAP、DSAN以及DE2，并依据致能信号DSAP、DSAN以及DE2而被启动，以感测第一节点SB及第二节点ST间的电压差，并产生感测结果A0i。其中，如图6B所示，致能信号DSAP、DSAN是依据前述实施例中的致能信号DE1所产生。对应致能信号DE1被致能的时间区间，致能信号DSAP、DSAN分别提供操作电压以及参考接地电压至感测放大电路440，使感测放大电路440可以正常运作。通过这样的设置方式，可以使感测放大电路440中所需的晶体管数量减少，降低电路的成本。
[0062] 在一变化实施例中，晶体管QN17可以被省略，且第二晶体管QN9～QN16的电流驱动能力大于第一晶体管QN1～QN8的电流驱动能力。藉此，在感测期间，当数据信号的8个值IDQ0i～IDQ7i中有4个值为逻辑高电平时，第二节点ST上的电压可以略低于第一节点SB上的电压，使感测放大电路440产生等于逻辑低电平的感测结果A0i。
[0063] 关于图4的感测放大电路440的实施细节，请参照图5显示的感测放大电路的示意图。在图5中，感测放大电路440包括反向器INV51、反向器INV52、比较及放大电路510及闩锁电路520。相较于图2的比较及放大电路210，比较及放大电路510仅包括交叉耦合连接的晶体管QP51、QP52以及交叉耦合连接的晶体管QN51、QN52。其中，晶体管QP51、QP52直接接收致能信号DSAP，晶体管QN51、QN52则直接耦接至致能信号DSAN，在感测期间，致能信号DSAP等于操作电压VDD，且致能信号DSAN等于参考接地电压VSS，藉以启动比较及放大电路510。附带一提的，当比较及放大电路510被禁能而不执行动作时，致能信号DSAP以及DSAN的至少一者可以为高阻抗(high impedance)信号。闩锁电路520与前述实施例中的闩锁电路230相类似，在此恕不多赘述。其中，反向器INV51接收致能信号DE2，且反向器INV52接收反向器INV51的输出，逻辑门NAND1接收感测值与反向器INV52的输出，并产生一运算结果以作为晶体管QN8的控制信号。
[0064] 以下请参照图6A以及图6B，图6A以及图6B分别显示本发明不同实施例的存储器装置的示意图。在图6A中，存储器装置601包括多个多数检测器611～61N。多数检测器611～61N共同接收致能信号DE1、DE2以及控制信号DE0B，分别接收数据信号IDQj1～IDQj16，并分别产生检测结果A01～A016。在本实施例中，存储器装置601可配置16个多数检测器611～
61N，并在存储器装置601操作在突发模式(burst mode)下，可同
时针对16组的8位元数据信号的0、1状态进行判断。
[0065] 当然，由上述的说明可以得知，设置于存储器装置601中的多数检测器的个数可以依据存储器装置601所提供的突发模式的设定来进行变更，并没有固定的限制。
[0066] 在另一方面，本发明实施例中的多数检测器611～61N，可依据本发明图1实施例的多数检测器100来实施。
[0067] 在图6B中，存储器装置602包括多数检测器621～62N、晶体管QP61、QN61以及反向器INV61。多数检测器621～62N共同接收致能信号DE1、DSAP、DSAN、DE2以及控制信号DE0B，分别接收数据信号IDQj1～IDQj16，并分别产生检测结果A01～A016。在本实施例中，晶体管QP61接收操作电压VDD以及致能信号DE1的反向信号。晶体管QP61依据致能信号DE1的反向信号以被导通或被断开，在晶体管QP61为导通的状态下，多数检测器621～62N接收等于操作电压VDD的致能信号DSAP。反向器INV61接收致能信号DE1，以输出致能信号DE1的反向信号至晶体管QP61的控制端。晶体管QN61依据致能信号DE1被导通或被断开，在晶体管QN61为导通的状态下，多数检测器621～62N耦接至等于参考接地电压VSS的致能信号DSAN。
[0068] 在本实施例中，晶体管QN61为N型晶体管，且晶体管QP61为P型晶体管。因此，晶体管QN61以及QP61可同时被导通(或被断开)。当致能信号DSAP、DSAN分别等于操作电压VDD以及参考接地电压VSS时，多数检测器621～62N可被致能以感测第一节点SB以及第二节点ST间的电压差，相对的，当致能信号DSAP、DSAN皆为高阻抗状态时，多数检测器621～62N则被禁能。
[0069] 综上所述，本发明的多数检测器包括耦接在第一节点与第三节点之间多个第一晶体管及耦接在第二节点与第三节点之间的多个第二晶体管，通过上拉电路，第一节点与第二节点在感测期间之前被拉高至小于第二电压的第一电压。藉此，
加速了在感测期间将第一节点与第二节点拉高至第二电压的时间。在感测期间，第三节点耦接至小于第一电压的第三电压，使第一节点以及第二节点依据数据信号以及反向数据信号分别发生对应程度的压降，并通过感测第一节点以及第二节点间的电压差，来指出数据信号中占多数的值。如此一来，在不需使用大量的晶体管的前提下，可有效降低多数检测器所需要的电力消耗，并增快检测速度，提升存储器装置的整体效能。
[0070] 虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视
权利要求所界定的为准。
