【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は全般的には、複数バス・
コンピュータ環境でバスを相互接続するためのブリッジに関し、具体的には、相互接続されたバスの異なるデータ管理プロトコルの動作を同期させ、それによってバス間のデータ転送効率を最適化するための、バッファに組み込まれたブリッジに関する。

【０００２】コンピュータ・システムまたは情報処理システムは通常、複数のバスを含み、システム中の各バスには、それを介してローカルで相互に通信する装置が接続されている。 たとえば、典型的なコンピュータ・システムは、中央演算処理装置（ＣＰＵ）と接続され、かつＣＰＵが、接続された他の装置と直接通信するために使用する、システム・バスまたはＣＰＵローカル・バスを含む。 システムは、１つまたは複数の周辺バスを含むこともできる。 周辺バスは入出力装置（Ｉ／Ｏ）やグラフィクス・パッケージなどの周辺装置をコンピュータ・システムに接続する。

【０００３】一般に、システム・バスおよび周辺バスは、それぞれ異なる１組の標準プロトコルまたは規則を使用して、それに接続された異なる装置および構成要素の間でデータ転送を行う。 このようなプロトコルはバスに組み込まれ、バスの「アーキテクチャ」と呼ばれる。
したがって、周辺バスに接続された周辺装置とシステム・バスに接続されたＣＰＵまたは他のシステム構成要素との間でデータを転送しなければならないときに通信の問題が発生する。 そのようなデータ転送には異なるバス・アーキテクチャが関与するので、第１のバス・アーキテクチャから転送されるデータが、受信側の第２のバス・アーキテクチャが使用または認識できる形でないことがある。

【０００４】したがって、１つのバス・アーキテクチャから他のバス・アーキテクチャに転送されるデータを「変換する」ための機構が必要である。 この変換機構は通常、２つの異なるバスを接続するためのバス間ブリッジ（インタフェース）のハードウェアに含まれる。 システム・バスを周辺バスに接続するバス間ブリッジを通常、ホスト・ブリッジと呼ぶ。 したがって、システム・
バスを周辺バスに接続するホスト・ブリッジは、２つのバスの間の通信を変換し、２つのバスの間でデータが認識可能に転送されるようにする、論理機構およびハードウェアをすべて含む。

【０００５】異なるバス上の装置間でのシステム規模の通信を可能にするために、バス間ブリッジは、一方のバスの通信プロトコルを他のバスの通信プロトコルに整合させるように設計されている。 既知のバス間ブリッジには、すべて１９９２年１月２日に出願され、ＩＢＭに譲渡された関連特許出願である、米国特許出願第０７／８
１５９９２号、第０７／８１６１８４号、出願第０７／
８１６２０４号、第０７／８１６２０３号、第０７／８
１６６９１号、第０７／８１６６９３号、第０７／８１
６１１６号、第０７／８１６６９８号に開示されたものがある。 これらの出願は、システム中の異なるバスに接続された装置のシステム規模の通信を可能にする機構を記載している。

【０００６】しかし、そのような通信は（Ｘ８６型アーキテクチャ・バスなどの）システム・バスの矛盾するプロトコルを、ＰＣＩ（Peripheral Component Interconn
ect）バス・アーキテクチャや同様のアーキテクチャを使用する周辺バスと同期させようとすることに特有の問題を解決しない。 そのような矛盾の一例は、順次（シーケンシャル）バースト転送と呼ばれる特殊データ転送を行うためにＰＣＩバスとシステム・バスによって異なる方式が使用されることである。

【０００７】順次バースト転送とは、アドレス・フェーズで１つのアドレスが提供され、その後にいくつかのデータ・フェーズが発生する、データ転送である。 第１のデータ・フェーズ中に、アドレス・フェーズで提供されたアドレスにまたはそのアドレスからデータが転送される。 その後のデータ・フェーズ中に、アドレス・フェーズで提供されたアドレスに順次続くそれぞれのアドレスでデータ転送が行われる（以下、順次バースト転送を単にバースト転送と呼ぶものとする）。

【０００８】ＰＣＩバースト・プロトコルは、どのアドレス境界からでも無制限の数のデータ列のバースト転送を可能にする（もちろん、バーストを開始した装置がＰ
ＣＩ調停ガイドラインによってバスの放棄を強制されることはないと仮定する）。 これに対し、システム・バス・バースト・プロトコルでは、バースト転送の開始アドレスがあるアドレス境界に制限され、単一のバースト転送で一定数のデータ・フェーズしか可能にならない。 したがって、システム・バス・アーキテクチャでは、４ダブルワード（ＤＷＯＲＤ）または１６バイトのデータのバーストしか可能にならない。

【０００９】システム・バス・アーキテクチャでのこれらの制限と、後述の他の制限のために、システム・バスとＰＣＩバスを接続するホスト・ブリッジは、２つの異なるバスの間でのデータ転送を変換する必要がある。 しかし、ＰＣＩバスをシステム・バスに接続するホスト・
ブリッジは、２つの異なるアーキテクチャの間でデータを変換しなければならないだけでなく、この変換をできるだけ効率的に行わなければならない。

【００１０】

【発明が解決しようとする課題】したがって、本発明の目的は、マルチバス・コンピュータ・システムでＣＰＵ
システム・バスと、ＰＣＩバス・アーキテクチャまたはＰＣＩバス・アーキテクチャに類似するある種のプロトコルを有するバス・アーキテクチャを使用するバスを相互接続し、同時に、相互接続されたバスの間のデータ転送効率を最大限にするためのブリッジを提供することである。

【００１１】

【課題を解決するための手段】本発明によれば、システム・バスを、ＰＣＩバス・アーキテクチャを使用する周辺バスまたはＰＣＩに類似のバス・アーキテクチャを使用する周辺バスに接続する、ホスト・ブリッジ内のハードウェア論理機構が提供される。 本発明のハードウェアは、バス間でデータ転送が行われる速度を最適化し、同時に、２つのバスの異なるアーキテクチャの間でデータ転送を変換する。

【００１２】Ｓ（システム）バス１６、ベースシステム・メモリ・バス３６、およびＣＰＵローカル・バス３４
は３２ビット・バスである。

【００１３】メモリ制御装置２８は、メモリ・サイクルがそれに向けられる間、そのメモリ・サイクルに応答する。 しかし、メモリ・サイクルがメモリ制御装置２８に向けられない場合、情報はＳバス１６上に送られる。

【００１４】ＰＣＩバス２２は、比較的短時間に大量のデータ転送（毎秒最大１２０メガバイト）のデータ転送を行うことができる。 ＰＣＩバスがこのように高レベルの性能を達成するのは、１つには、ＰＣＩバスが、ＣＰ
Ｕを接続できるシステム・バスなどの他の高速バスに直接リンクすることができ、したがってＰＣＩバスに接続された装置とシステム・バスに接続された装置の間で高速データ転送が提供できるからである。 実際には、ある種のグラフィクス・パッケージ制御装置などいくつかの高集積度装置を操作するには、ＰＣＩバスなどの高性能バスを介してシステム・バスに直接リンクする必要がある。 また、ＰＣＩバス・アーキテクチャは、それに接続された周辺装置を操作するのに「グルー・ロジック」を必要としない。 他のバス用のグルー・ロジックは通常、
周辺装置とバスの中間に設置されたデコーダ、バッファ、ラッチなどの様々なハードウェア構成要素から構成される。

【００１５】主ＰＣＩバスは３３ＭＨｚの同期クロック信号に基づいて動作し、ＰＣＩバスを介して送信されるデータの列は長さ３２ビットである。 ＰＣＩバス上の３
２ビット・データ列をダブル・ワード（ＤＷＯＲＤ）と呼ぶ。 ダブルワードはそれぞれ８ビットのデータから成る４バイトずつに分割される。 ＰＣＩバスによって搬送されるアドレス情報およびデータ情報は１つの信号に多重化される。 多重化によってアドレス線とデータ線を別々にする必要がなくなり、そのためＰＣＩ環境で必要とされる信号数は、他のバス・アーキテクチャよりも少なくなる。 ＰＣＩバス・アーキテクチャで必要とされる信号の数は４５ないし４７であるが、非多重化バスでは通常この２倍必要である。 したがって、信号の数が減るので、ＰＣＩバスにリンクされた装置をサポートするのに必要な接続ピンの数もそれに対応する数だけ少なくなる。 したがって、ＰＣＩアーキテクチャは、集積度の高いデスクトップ・コンピュータ・システムに特に適合している。

【００１６】ＰＣＩバス・アーキテクチャの構造および動作の詳細な説明は、例えば１９２２年６月２２日発行の"Peripheral Component Interconnect (PCI) Revisio
n 1.0 Specification"と、１９９２年１１月１日発行の"Preliminary PCI System Design Guide"revision 0.
6と、１９９２年１１月６日発行の"Peripheral Compone
nt Interconnect (PCI) Add-in Board/Connector Adden
dum"（草案）および１９９３年４月３０日発行の"Perip
heral Component Interconnect (PCI) Revision2.0 Spe
cification"等に記載されている。これらの文献はすべて、PCI SpecialInterest Groupから発行されたものである。

【００１７】システム１０中の主ＰＣＩ装置１８は主Ｐ
ＣＩバス２２を介して相互に通信する。 主ＰＣＩ装置はそれ自体がシステム・バス上に常駐するシステム・バス装置であるＰＣＩホスト・ブリッジ２０によって、ＣＰ
Ｕ、キャッシュおよびメモリ複合体１２、ならびにＳバス１６上に常駐する他のシステム・バス装置１４と通信する。 ＰＣＩホスト・ブリッジ２０はこのとき、Ｓ（システム）バス１６と主ＰＣＩバス２２の間のインタフェースとして働き、これら２本のバスとこれらのバス上に接続された周辺装置の間の有効な通信手段を提供する。

【００１８】ＰＣＩホスト・ブリッジ２０は、ＣＰＵ
（プロセッサ）２４または他のシステム・バス装置１６
が、主ＰＣＩ装置１８またはそれに接続された装置に直接アクセスできるようにするための低待ち時間相互接続機構である。 ＰＣＩホスト・ブリッジ２０は、主ＰＣＩ
装置またはそれに接続された装置がベースシステム・メモリ３２に迅速かつ直接にアクセスできるようにする高性能経路も提供する。 さらに、ＰＣＩホスト・ブリッジ２０は、Ｓバス１６と主ＰＣＩバス２２の間でデータを転送できるように、これらのバスの間のインタフェースを提供するのに必要なすべてのハードウェアを提供する。

【００１９】情報処理システム１０の代替構成では、Ｓ
バス１６がなく、したがってホスト・ブリッジ２０が主ＰＣＩバス２２をＣＰＵローカル・バス３４に直接接続している。 この構成では、どのＳバス装置１４もＣＰＵ
ローカル・バス３４に接続することができる。 Ｓバス１
６とＣＰＵローカル・バス３４は同じアーキテクチャを使用して動作するので、下記で説明するように、本発明によって実行される変換機能は、この代替構成では好ましい実施例のものと同じである。

【００２０】主ＰＣＩバス２２は、ＰＣＩ互換性のある様々な装置をサポートすることができる。 図３に示すように、これらの装置にはグラフィクス制御装置７２、シリアルＳＣＳＩ（小型コンピュータ・システム・インタフェース）制御装置７４、ＰＣＭＣＩＡ制御装置７６、
標準の入出力バス（たとえば、ＩＳＡまたはＭＩＣＲＯ
ＣＨＡＮＮＥＬ（"ＭＣ−Ａ"））ブリッジ７８（本明細書では拡張ブリッジとも呼ぶ）、およびＰＣＩ２次ブリッジ８０が含まれる。 ただし、図３に示す主ＰＣＩバス２２に接続された装置は、ＰＣＩバス・アーキテクチャを、したがってここに開示する例示的構成を実施するシステムの一例にすぎず、いかなる点でも本発明を制限するものではない。

【００２１】グラフィクス制御装置７２は通常、該制御装置７２がビデオ・フレームをバッファできるようにするＶＲＡＭ８２の形のメモリ機能を備えており、ＰＣＩ
バス・アーキテクチャによってサポートされた既知のどんなグラフィクス・パッケージをも制御することができる。 ＳＣＳＩ７４は、ＳＣＳＩバス８６に接続されたＳ
ＣＳＩ装置８４と主ＰＣＩバス２２との間のインタフェースとして働き、ＰＣＩバス・アーキテクチャによってサポートされるどんなＳＣＳＩ装置をも制御することができる。 ＰＣＭＣＩＡ制御装置７６は、カード・スロット８８に接続され、該スロット８８を制御する。

【００２２】標準バス・ブリッジ７８は、標準（たとえばＭＣ−ＡまたはＩＳＡ）バス９２に接続された入出力装置９０と主ＰＣＩバス２２の間のインタフェースとして働く。 ２次ＰＣＩ装置９４は、２次ＰＣＩバス９６を介してＰＣＩ２次ブリッジ８０に接続されている。 任意の数の識別されない２次ＰＣＩ装置９４を２次ＰＣＩバス９６に接続することができる。 ＰＣＩ２次ブリッジ８
０は、２次ＰＣＩバス９６に接続された任意の数のＰＣ
Ｉ装置９４と主ＰＣＩバス２２の間のインタフェースとして働く。

【００２３】コンピュータ・システム１０全体に他のＰ
ＣＩバスが存在しなくても、ＰＣＩバス・アーキテクチャと互換性のある任意の数の周辺装置を主ＰＣＩバス２
２上に配置することができる。 すなわち、ＰＣＩバス９
６の他に、同数の別々のＰＣＩ２次ブリッジ８０を介して主ＰＣＩバス２２に接続された任意の数の２次ＰＣＩ
バスによって、任意の数のＰＣＩ周辺装置を主ＰＣＩバス２２に接続することができる。 各２次ＰＣＩバスには、ＰＣＩ２次ブリッジを介して任意の数の追加ＰＣＩ
バスを接続することもでき、これらの「３次」ＰＣＩバスには、さらに別のＰＣＩバスを様々な組合せで接続することができる。 同様に、各ＰＣＩバスには、任意の数のＰＣＩ装置を接続することができる。 ２つのＰＣＩバスの間の各接続は、ブリッジ８０と同じＰＣＩ２次ブリッジを介して行わなければならない。

【００２４】さらに、ＰＣＩホスト・ブリッジ２０と同じ複数のブリッジをＳバス１６によって駆動することができる。 次いで、これらのホスト・ブリッジそれぞれに、任意の数のＰＣＩバス、ブリッジおよび装置をシステム１０の設計者が希望する配列で接続することができる。 したがって、システム１０のＰＣＩバス・アーキテクチャから成る部分を、様々な対等組合せおよび階層組合せで配列された複数のバスとＰＣＩ周辺装置（以下では、一般的にＰＣＩネットワークと呼ぶ）から構成することができる。

【００２５】本発明のＰＣＩホスト・ブリッジ２０は、
ＣＰＵローカル・バスとＰＣＩバスを相互接続して、相互接続されたバス間のデータ転送効率を最大限にするための機構を提供する。 これら２つのバスの通信プロトコルが異なるため、下記でさらに説明するように、効果的なバス間インタフェースを提供する論理機構が提供される。

【００２６】図４は、主ＰＣＩバス２２に接続された周辺装置への２つの連続する書込みサイクル中にＰＣＩバス２２上に発生する様々なＰＣＩバス信号のタイミング図である。 この周辺装置は、グラフィクス制御装置７２
でも、標準バス・ブリッジ７８でも、ＰＣＩバスから駆動できる他の周辺装置でもよい。 同様に、図４に示した書込みサイクルは典型的なＰＣＩバス書込みサイクルであり、主ＰＣＩバス２２に特有のものではない。 これらの書込みサイクルは、２次ＰＣＩバス９６上の書込みサイクルでも、ＰＣＩネットワーク中の他のＰＣＩバス上での書込みサイクルでもよい。

【００２７】クロック信号（ＣＬＯＣＫ）は、ＰＣＩネットワーク上でのすべての通信用のタイミングを提供する。 ＣＬＯＣＫはあらゆるＰＣＩ装置およびすべてのＰ
ＣＩ２次ブリッジへの入力である。 ＣＬＯＣＫは同期式である。 すなわち、ＰＣＩアーキテクチャ中のすべての通信信号が、少なくとも１クロックの持続時間を有し、
どのコマンドまたはデータ転送も少なくとも１クロックの期間にわたって実行される。 図４中の信号は、縦の破線によって個々の「クロック」または「フェーズ」に分けられている。 各破線は、１クロック持続時間の始めとその直前のクロック持続時間の終りを表す。 各線上の信号は、クロック信号の立上りエッジ上でサンプルされ、
あるいはクロック信号の立上りエッジ上で有効な意味を有する。

【００２８】フレーム信号（ＦＲＡＭＥ）は、ＰＣＩバスに接続されたＰＣＩ２次ブリッジまたは周辺装置によって使用され、該ブリッジまたは周辺装置が、そのバスに接続された他のＰＣＩ２次ブリッジまたは周辺装置に対する通信サイクルまたはアクセスを開始することを示す。 アクセスを開始する周辺装置またはＰＣＩ２次ブリッジをマスタと呼ぶ。 アクセス先の装置または構成要素をスレーブまたはターゲットと呼ぶ。 ＦＲＡＭＥは負で活動状態となる信号である。 したがって、第２のクロックに示したようにマスタがＦＲＡＭＥをローにドライブするとき、マスタは、アクセスを開始していることをスレーブに示す。

【００２９】イニシエータ準備完了信号（ＩＲＤＹ）
も、負で活動状態の信号であり、マスタがデータ転送の開始の準備ができていることを示す。 したがって、マスタは、読取りサイクル中にデータを受け入れ、あるいは書込みサイクル中にスレーブにデータを転送する準備ができたとき、ＩＲＤＹをローにドライブする。

【００３０】ターゲット準備完了信号（ＴＲＤＹ）は、
ローに活動化され、スレーブがデータ転送の開始の準備ができたことを示す。 したがって、スレーブは、読取りサイクル中にマスタからデータを受け入れ、あるいは書込みサイクル中にマスタにデータを転送する準備ができたとき、ＴＲＤＹをローにドライブする。

【００３１】アドレス／データ信号（Ａ／Ｄ）は、データ転送のターゲットのレジスタのアドレスと、転送すべきデータとを１本の線上で多重化して送る。 アドレス情報は、アドレス・フェーズ中に、マスタがＦＲＡＭＥをアサートする際に、マスタによってＡ／Ｄ上でドライブされる。 アクセスが書込みサイクルかそれとも読取りサイクルかに応じて、データ・フェーズ中に、マスタまたはスレーブがデータを提供し、該データは次いで、アドレス・フェーズの後にＡ／Ｄ上でドライブされる。 アドレス・フェーズは１クロックの持続時間を有し、データ・フェーズは少なくとも１クロックであるが、データ転送がＰＣＩマスタによるＩＲＤＹのアサートまたはスレーブによるＴＲＤＹのアサートによって遅延される場合は、１クロックより多くなることがある。

【００３２】コマンド／バイト・イネーブル信号（Ｃ／
ＢＥ）は、１本の線上で多重化されたＰＣＩバス・コマンドとバイト・イネーブル信号を提供する。 バス・コマンドは、マスタがＦＲＡＭＥをアサートする際およびアドレス・フェーズ中にマスタによってＡ／Ｄ上でアサートされる。 バス・コマンドは、マスタがどちらのタイプのアクセスを開始しているかに応じて、読取りコマンドでも書込みコマンドでもよい。

【００３３】バイト・イネーブル（Byte Enable）信号は、Ａ／Ｄ上でのデータ転送時にＣ／ＢＥ上に存在する。 バイト・イネーブル信号は４ビットから構成される。 これら４つのビットがすべてローに活動化されるとき、Ａ／Ｄ上で転送中のデータの４つのバイト、すなわち３２個のビットがすべてイネーブルされることを示す。 イネーブルされたデータは、正常かつ認識可能なデータである。 ４つのビットのうちの１つがハイであるとき、ＰＣＩバス上で転送中の４バイト・データのうちの１つのバイトがイネーブルされず、これは、データの特定のバイトが認識不能であり、データ列を受信または送信する装置または構成要素によって無視されるべきであることを意味する。

【００３４】図４に示した簡単な書込み動作時の様々なＰＣＩバス信号の機能は以下のとおりである。

【００３５】第２のクロック中に、マスタはＦＲＡＭＥ
をローにドライブする。 これは、マスタがスレーブへのアクセスを開始することを意味する。 ＩＲＤＹおよびＴ
ＲＤＹは、第２のクロック中にターンアラウンド・サイクルにある。

【００３６】この時点で、マスタは、Ａ／Ｄ線上でのアクセスのターゲットであるスレーブ中のレジスタのアドレスを提供する。 同時に、マスタによってＣ／ＢＥ線上で書込みコマンドが生成される。

【００３７】第３のクロックに移ると、ＦＲＡＭＥが非アサートされる。 これは、アクセスを完了する準備ができたことを意味する。 マスタはこのとき、ＩＲＤＹ線の制御を得ており、該線をローにドライブして、データをスレーブに転送する準備ができていることを示す。 スレーブもＴＲＤＹ線の制御を得ており、該線をローに活動化して、アドレス情報をスレーブ自体内のレジスタのアドレスとして既に復号し、そのレジスタでデータを受け入れる準備ができたことを示す。 したがって、第３のクロックで、データはＡ／Ｄ線上でマスタから、スレーブの復号されたレジスタへ転送される。

【００３８】データが転送されるとき、Ｃ／ＢＥ線は、
そのバイト・イネーブル信号をアサートして、データがイネーブルされているかどうかを示す。 ４つのバイトのうちの１つ以上がハイの場合、Ａ／Ｄ線上の対応するデータ・バイトはイネーブルされない。

【００３９】第５のクロック中は、別の書込みクロックが開始されているので、タイミング図が繰り返される。
この第２の書込みサイクルは同じマスタでも異なるマスタでも開始することができる。 同様に、書込みサイクルのターゲットは、同じスレーブでもまったく異なるスレーブでもよい。

【００４０】ＰＣＩバスに接続された様々な装置の間の競合の危険をなくすために、第２の書込みサイクルが開始される前に、各線はターンアラウンド・サイクルを通過しておく。 ターンアラウンド・サイクルおよび競合の詳細な説明については、本発明と同時に出願されＩＢＭ
に譲渡された"METHOD AND APPARATUS FOR PROVIDINGBAC
K-TO-BACK DATA TRANSFERS IN AN INFORMATION HANDLIN
G SYSTEM HAVING A MULTIPLEXED BUS"と題する、関連出願を参照されたい。

【００４１】ここで、図５を特に参照すると、ある読取りサイクルと別の読取りサイクルの始めのタイミング図が示されている。 第２のクロックで、マスタはＦＲＡＭ
Ｅをローにアサートする。 ＦＲＡＭＥは、第２のクロックで１クロック信号だけローのままになる。 というのは、これが単一データ・フェーズ転送だからである。 マスタによってＡ／Ｄ上にアドレス情報も供給され、読取りコマンドが第２のクロックでＣ／ＢＥ線上に与えられる。

【００４２】第３のクロック・シーケンスで、Ａ／Ｄ線はターンアラウンド・サイクルに入らなければならない。 なぜなら、スレーブが、マスタが読取りを要求したデータを提供するために、第４のクロック信号中にＡ／
Ｄ線の制御を得る必要があるからである。 このターンアラウンド・サイクルは、Ａ／Ｄ線に対するマスタとスレーブの間の競合をなくすために必要である。 マスタは、
第３のクロックでＩＲＤＹをローにアサートし、要求されたデータを読み取る準備ができたことを示す。 第３のクロック信号で、マスタはＣ／ＢＥ線上でバイト・イネーブル信号もアサートする。

【００４３】第４のクロック信号で、スレーブはＡ／Ｄ
線上でデータを提供し、ＴＲＤＹをアサートする。 バイト・イネーブル信号は依然として、Ｃ／ＢＥ線上でアサートされている。 第４のクロックでＩＲＤＹ信号がローなので、読み取るべきデータがスレーブからマスタに転送される。

【００４４】ＰＣＩバスに接続されたマスタが、ＣＰＵ
ローカル・バスまたはシステム・バスに接続された構成要素または装置にデータ転送を実行する必要があるときは、２ステップ手順を使用しなければならない。 （システム・バスたとえばＳバス１６、ＣＰＵローカル・バスは共にＸ８６型バス・アーキテクチャに準拠しており、
したがって以下ではＣＰＵローカル・バス・アーキテクチャと呼ぶ）。 第１のステップでは、ＰＣＩバスをＣＰ
Ｕローカル・バスに接続するホスト・ブリッジが、ＰＣ
Ｉバス上でのデータ転送のスレーブになる。 第２のステップでは、ホスト・ブリッジがＣＰＵローカル・バス上での読取りサイクルまたは書込みサイクルのマスタになり、データ転送のターゲットである装置または構成要素は、この特定のデータ・トランザクションのスレーブになる。

【００４５】たとえば、グラフィクス制御装置７２がＤ
ＭＡ制御装置４０を書込みサイクルのターゲットにする場合、ＰＣＩホスト・ブリッジ２０が主ＰＣＩバス２２
上での書込みサイクルのスレーブになる。 次いで、書込みサイクル中に書き込むべきデータがホスト・ブリッジ２０に転送される。 次いで、ホスト・ブリッジ２０が、
ＤＭＡ制御装置４０を書込みサイクルのスレーブまたはターゲットとして、Ｓバス１６上での書込みサイクルのマスタになる。 次いで、Ｓバス１６上での書込みサイクル中に、データが再び、ホスト・ブリッジ２０からＤＭ
Ａ制御装置４０に転送される。 読取りサイクルは、ホスト・ブリッジ２０がＰＣＩバス２２上でのスレーブになり、次いでマスタになってＳバス１６からＰＣＩバス２
２へのデータ転送を完了する、同様な２ステップ手順で動作する。

【００４６】さらに、Ｓバス１６上のマスタは、ＰＣＩ
バス２２上の装置へのデータ転送を開始する場合、まずホスト・ブリッジ２０をスレーブとして使用しなければならない。 次いで、ホスト・ブリッジ２０がＰＣＩバス２２上でのデータ転送のマスタになる。

【００４７】ＰＣＩネットワーク中のＰＣＩ２次ブリッジ８０より下のＰＣＩバスに接続された装置と、ＣＰＵ
ローカル・バス３４またはＳバス１６に接続された構成要素の間のデータ転送では、ネットワークを相互に接続するＰＣＩ２次ブリッジとの間で連続データ転送を実行することによって、ＰＣＩネットワークを介するデータ転送を完了しなければならない。 ＰＣＩ２次ブリッジ８
０が転送すべきデータをもつと、特定の転送が書込みサイクルである場合、上述の２ステップ手順を使用して、
ＰＣＩ２次ブリッジ８０をＰＣＩバス２２上のマスタとして使用し、かつホスト・ブリッジ２０をＰＣＩバス２
２上でのスレーブおよびＳバス１６上でのマスタとしてデータ転送を完了する。

【００４８】Ｓバス１６とＰＣＩバス２２の間のデータ転送は、それらのバスが異なるバス・アーキテクチャを有するため、２ステップで完了しなければならない。 Ｃ
ＰＵローカル・バス・アーキテクチャでは、ＰＣＩバス・アーキテクチャと異なり、データおよびアドレス情報は多重化されず、別々の線上で送信される。 これらの線上のデータおよびアドレス情報の列は長さ３２ビット（４バイト）である。

【００４９】ＣＰＵローカル・バス・アーキテクチャは、ＰＣＩバス・アーキテクチャのバイト・イネーブル信号と同じ機能を実行するバイト・イネーブル線をもつ。 したがって、ＣＰＵローカル・バス・アーキテクチャのバイト・イネーブル信号は長さ４ビットであり、データ線上のデータの特定のバイトがイネーブルされているかそれともイネーブルされていない（ディスエーブルされている）かを示す。

【００５０】ＣＰＵローカル・バス３４およびＳバス１
６は、ＰＣＩバス２２からのＣＬＯＣＫ信号をタイミング信号として使用する。 ＣＰＵローカル・バス３４およびＳバス１６上の各タイミング信号の持続時間をバス・
サイクルと呼ぶ。

【００５１】ＰＣＩバス・アーキテクチャと異なり、Ｃ
ＰＵローカル・バス３４のデータおよびアドレス情報は別々の線上で送信される。 したがって、データ転送のターゲットであるスレーブがアドレス線上で送信されたアドレスに応答すると、データ転送をＣＰＵローカル・バス上で１バス・サイクルで完了することができる。 いくつかの３２ビット・データ列のバースト転送時に、スレーブが第１の転送に肯定応答すると、その後のデータ転送をそれぞれ単一のバス・サイクルで完了することができる。 バイト・イネーブル線はデータ転送時に、ＣＰＵ
ローカル・バス上でバイト・イネーブル信号を生成する。

【００５２】図４を参照すると、第２ないし第５のクロックに示した書込みサイクルの最終ターゲットが、Ｓバス１６に接続された構成要素である場合、ホスト・ブリッジ２０が、ＰＣＩ書込みサイクルが向けられるスレーブとなる。 したがって、ホスト・ブリッジ２０は、第２
のクロックで送信されたアドレスに応答して、第３のクロックで送信されたデータをその１つの内部レジスタで受信する。

【００５３】次いでホスト・ブリッジ２０は、Ｓバス１
６の制御を得ると、マスタとして働き、Ｓバス１６上で書込みサイクルを生成する。 ホスト・ブリッジ２０は第１のバス・サイクル中に、ＰＣＩ書込みサイクル中に受信した同じアドレス情報およびバイト・イネーブル信号をＳバス１６上のそれぞれの線上に転送する。 適当なスレーブがアドレス情報に応答し、この応答の後の次のバス・サイクル中にデータが転送される。

【００５４】図６を参照すると、部分的にＰＣＩホスト・ブリッジ２０を形成し、ＰＣＩバス２２とＳバス１６
の間のバス間インタフェース機構を提供する、論理機構１００のブロック図が示されている。 論理機構１００は（ｉ）先入れ先出し（ＦＩＦＯ）バッファ論理機構１０
２、（ii）Ｓバス１６とＦＩＦＯバッファ論理機構１０
２とのインタフェースをとるためのＳバス・インタフェース論理機構１０４、（iii）主ＰＣＩバス２２とＦＩ
ＦＯバッファ論理機構１０２とのインタフェースをとるためのＰＣＩバス・インタフェース論理機構１０６を備えている。

【００５５】ＦＩＦＯバッファ論理機構１０２は、１６
バイト（４ＤＷＯＲＤ）データ列を記憶できる先入れ先出しバッファ（ＦＩＦＯ）（図示せず）を含む。 ＦＩＦ
ＯはデータのＳバスからの読取り−事前取出し（プリフェッチ）を行うことができ、データのＰＣＩバス２２からＳバス１６への書込み−遅延書込み（ポステッド・ライト）を行うことができる。 ＦＩＦＯは、読取りバースト転送がデータを連続アドレスから読み取ると予期することによってデータの読取り−事前取出しを行い、したがってデータの読取りを求める転送要求を特定のマスタが開始する前にそれらのアドレスからのデータの「事前取出し」を行っておく。 書込み−遅延書込みは、ＦＩＦ
ＯがＰＣＩマスタからの書込みバースト転送時に連続アドレスからのデータを受け入れ、したがってホスト・ブリッジが、マスタからのデータを、Ｓバス１６に接続されたスレーブに転送する前に該データを「遅延書込み」
するときに行われる。 ＦＩＦＯはたとえば、ダブル・ワード（ＤＷＯＲＤ）インタリーブ構造またはピンポン構造で実施することができる。 ＦＩＦＯの動作と読取り−
事前取出しおよび書込み−遅延書込みの詳細は、ＩＢＭ
に譲渡された上述の関連特許出願に記載されている。

【００５６】Ｓバス／インタフェース論理機構１０４
は、ＰＣＩバス・インタフェース論理機構１０６からの要求に応答して、データのＳバス１６からＦＩＦＯ１０
２への読取りまたは読取り−事前取込みを行う。 インタフェース論理機構１０４はまた、ＦＩＦＯまたはＰＣＩ
バス・インタフェース論理機構１０６によって提供される状況情報に応答して、ＦＩＦＯのデータをＳバス１６
上に書き込む。

【００５７】ＰＣＩバス・インタフェース論理機構１０
６は、Ｓバス１６をターゲットとするＰＣＩバス・サイクルに応答する。 読取りサイクルの場合、ＰＣＩバス・
インタフェース論理機構１０６はＳバス論理機構１０４
に、Ｓバス１６からのデータの読取りまたは読取り−事前取出しを行うように要求し、ＦＩＦＯによって提供される状況情報に基づいて、要求されたデータをＦＩＦＯ
から出力する。 書込みサイクルの場合、ＰＣＩバス・インタフェース論理機構１０６はＦＩＦＯからの状況信号に基づいて、データのＦＩＦＯへの書込みまたは書込み−遅延書込みを行えるようにする。

【００５８】データが、ＰＣＩバス２２に接続された装置からＦＩＦＯに入力されるとき、ＰＣＩインタフェース論理機構１０６は、すでにＦＩＦＯにある他の有効なデータ列に新しいデータが上書きされないようにＦＩＦ
Ｏの状況を監視しなければならない。 ＦＩＦＯの４つのＤＷＯＲＤがすべて、すでにデータで一杯の場合、それ以上データを入力することはできない。

【００５９】ＰＣＩバス２２から開始された遅延書込み−書込みバースト転送または読取り−事前取出しバースト転送時に、それぞれ遅延書込み中または取出し中のデータでＦＩＦＯが一杯になったときは、バースト転送を終了しなければならない。 そうしないと、ＦＩＦＯ中の有効なデータが上書きされる。 バースト転送を終了するために使用できる１つの方法は、単に、データをＦＩＦ
Ｏに提供する装置またはデータをＦＩＦＯから読み取る装置にＰＣＩバス２２へのアクセスを強制的に放棄させることである。 これによって、装置が実際上ホスト・ブリッジ２０から切断され、データ転送が終了する。

【００６０】しかし、装置は、ＰＣＩバス２２へのアクセスを放棄すると、ＰＣＩバス・アーキテクチャ調停ガイドラインのために、ＰＣＩバス２２上での５クロックの最小期間中はＰＣＩバス２２へのアクセスを回復することができない。 さらに、装置は不定期間中、ＰＣＩバス２２の制御を回復することができない。 したがって、
ＰＣＩバス２２に接続された装置からの、Ｓバス１６をターゲットとするバースト転送の長さが数データ・フェーズである場合、装置がホスト・ブリッジ２０から強制的に数回切断された後に初めて、転送を完了することができる。 転送を完了するのに必要な期間は不定であり、
間違いなく長い。

【００６１】今まで知られていない、ＦＩＦＯでデータが上書きされないようにするために使用できる他の方法は、ＦＩＦＯが一杯になったときにＴＲＤＹ信号をＰＣ
Ｉバス２２上で非アサートし、同時に、データ転送を開始する、ＰＣＩバス２２に接続された装置（「ＰＣＩマスタ」）がＰＣＩバス２２へのアクセスを維持できるようにすることである。 ＦＩＦＯ中の記憶空間が利用可能になると、ＴＲＤＹが再アサートされ、バースト転送を完了することができる。 この方式によって発信側装置のＰＣＩバス２２へのアクセスが終了する問題が解消される。 したがって、ＰＣＩバス２２からＳバス１６へのバースト転送は、上記で論じた切断方式よりもはるかに効率的に実行することができる。 さらに、ＦＩＦＯで空間が利用可能になるとただちにデータがＦＩＦＯに転送されるので、データ転送を完了するのに必要な時間が最適化される。 この方式は、下記で説明する本発明のペーシング論理機構によって提供される。

【００６２】ここで図７乃至図８を参照すると、ペーシング論理機構１１０の図が示されている。 ペーシング論理機構１１０は、ＰＣＩホスト・ブリッジ２０内のハードウェア論理機構であり、ＰＣＩバス・インタフェース論理機構１０６の一部を構成する。 ペーシング論理機構１０６の一次目的は、ＰＣＩバス２２からＦＩＦＯへのデータ入力のペースを最適な方法で制御できるようにＰ
ＣＩバス２２上でＴＲＤＹ信号を非アサートしかつアサートすることである。

【００６３】上述のように、ＦＩＦＯは１６バイトまたは４ＤＷＯＲＤデータを一時的に記憶することができる。 （一般に本明細書では、ＦＩＦＯ内のＤＷＯＲＤの記憶空間を「ＤＷＯＲＤのＦＩＦＯ」と呼ぶものとする）。 ＦＩＦＯ内の各ＤＷＯＲＤには、３２ビットＰＣ
Ｉアドレス信号のビット番号２および３の４つの２進値のうちの１つが割り当てられる。 ビット番号２および３
は、ＦＩＦＯ中のＤＷＯＲＤを選択するのに必要なＰＣ
Ｉアドレスの最小有効アドレス・ビットである（ビット番号０および１は、ＰＣＩアーキテクチャによってＰＣ
Ｉメモリ・アドレス用に使用されない）。 ＦＩＦＯの４
つの連続ＤＷＯＲＤに割り当てられるビット番号２および３の２進値はそれぞれ、００、０１、１０、および１
１、または１０進の０、１、２、および３である。 現在のＰＣＩデータ・フェーズ用のビット番号２および３の値は、PCI_A [2]および[3]と呼ばれる線上でペーシング論理機構１１０に入力される。

【００６４】PCI_A線は２つの４入力マルチプレクサ１
１２および１１４に入力される。 マルチプレクサ１１２
および１１４の各入力は、PCI_A線上の信号の４つの可能な値のうちの１つに対応し、したがってＦＩＦＯの４
つのＤＷＯＲＤのうちの１つにも対応する。 マルチプレクサ１１２および１１４は、PCI_A線上の現在の値に対応する入力を選択し、現在の信号をその入力から出力する。

【００６５】マルチプレクサ１１４への入力は、ＦＩＦ
Ｏ中のデータの４つのＤＷＯＲＤに対応する４つのＰＣ
Ｉバイト・イネーブル信号である。 特定のＤＷＯＲＤ内にデータがない場合、そのＤＷＯＲＤ用のバイト・イネーブル信号は、ＤＷＯＲＤ中のバイトがどれも、イネーブルされたデータを含まないことを示す１１１１になる。 ＦＩＦＯの４つのＤＷＯＲＤ用のバイト・イネーブル信号は、ホスト・ブリッジ２０のハードウェア内のラッチ・レジスタ（図示せず）に記憶され、latched byte
valid信号と呼ばれる。 latched byte valid信号をマルチプレクサ１１４の入力に送信する線は、ＤＷ０＿Ｂ
Ｖ、ＤＷ１＿ＢＶ、ＤＷ２＿ＢＶ、ＤＷ３＿ＢＶと呼ばれ、それぞれＦＩＦＯのＤＷＯＲＤ ０、ＤＷＯＲＤ
１、ＤＷＯＲＤ ２、ＤＷＯＲＤ ３に対応する。

【００６６】各latched byte valid信号は、４つの４入力ＡＮＤゲート１１６のバンク中の対応するＡＮＤゲートと、４つの４入力ＮＯＲゲート１１８のバンク中の対応するＮＯＲゲートに入力される。 たとえば、ＤＷ０＿
ＢＶ信号はバンク１１６のＡＮＤ０およびバンク１１８
のＮＯＲ０に入力される。 バンク１１６および１１８のＡＮＤゲートおよびＮＯＲゲートはそれぞれ、各４ビットlatched byte valid信号に対する論理演算を実行する。

【００６７】バンク１１６の４つのＡＮＤゲートのそれぞれからの出力は、マルチプレクサ１１２の対応する４
つの入力のうちの１つに入力され、該入力が対応するＦ
ＩＦＯのＤＷＯＲＤが空（Empty）かどうかを示す。 たとえば、ＡＮＤ０の出力は、ＦＩＦＯのＤＷＯＲＤ０に対応するマルチプレクサ１１２の入力に接続されている。

【００６８】バンク１１８の４つのＮＯＲゲートのそれぞれの出力は、該出力が対応するＦＩＦＯのＤＷＯＲＤ
が、イネーブルされたデータで一杯（Full）かどうかを示す。 たとえば、ＮＯＲ０の出力が２進ハイのときは、
ＦＩＦＯのＤＷＯＲＤ０が一杯であることを示す。 これらの信号は、ホスト・ブリッジ２０を構成する残りのハードウェアに出力される。

【００６９】マルチプレクサ１１２の出力は、２入力Ａ
ＮＤゲート（ＡＮＤ４）の一方の入力に接続されている。 ＡＮＤ４の他方の入力は信号Ｗ＿ＣＹＣに接続されている。 この信号は、ＰＣＩバス２２からの現在のデータ転送が書込み動作である場合は常に２進ハイすなわち１であり、読取りデータ転送時は常にローである。

【００７０】マルチプレクサ１１４の出力は、２入力比較機構１２０の一方の入力に接続されている。 ＰＣＩバス２２のＣ／ＢＥ線からのバイト・イネーブル信号は、
比較機構１２０の他方の入力に接続されている。 比較機構１２０は、ＦＩＦＯの特定のＤＷＯＲＤのlatched by
te valid信号であるマルチプレクサ１１４の出力を現在の読取り転送のバイト・イネーブル信号と比較する。 このバイト・イネーブル信号は、読取り転送を生成したＰ
ＣＩマスタによって生成される。 マルチプレクサ１１４
からの信号がバイト・イネーブル信号以下の場合、比較機構１２０は出力線１２２上で２進ハイ信号を生成する。

【００７１】出力線１２２は２入力ＡＮＤゲート（ＡＮ
Ｄ５）の一方の入力に接続されている。 ＡＮＤ５の他方の入力は、Ｒ＿ＣＹＣと呼ばれる信号に接続されている。 Ｒ＿ＣＹＣは読取りデータ転送時には常に２進ハイであり、書込みデータ転送時には常にローである。

【００７２】ＡＮＤ４およびＡＮＤ５の出力はそれぞれ２入力ＯＲゲート（ＯＲ４）の一方の入力に接続されている。 ＯＲ４の出力は２入力ＡＮＤゲート（ＡＮＤ６）
の一方の入力に接続されている。 ＡＮＤ６の他方の入力は、FIFO ready論理ブロック１２４からの信号ＦＩＦＯ
＿ＡＶＬＢＬを受信する。 FIFO ready論理ブロック１２
４は、ＰＣＩマスタによって開始された現在のデータ転送用にＦＩＦＯが利用可能になるとＦＩＦＯ＿ＡＶＬＢ
Ｌ用のハイ信号を生成する。

【００７３】ＡＮＤ６の出力は複数入力ＮＡＮＤゲート１２６に接続されている。 ＮＡＮＤゲート１２６への他の入力は、ＰＣＩバス２２上でのＴＲＤＹ信号のアサートまたは非アサートに影響を及ぼすことができるホスト・ブリッジ２０内の他の信号に接続されている。 この信号は、PCI host bridge 20 target abortでも、ホスト・ブリッジ２０が他のデータ転送が行われることを望んでいないことを意味するPCI host bridge 20 target di
sconnectでもよい。

【００７４】ＮＡＮＤゲート１２６の出力はＴＲＤＹ信号であり、ＰＣＩバス２２のＴＲＤＹ線に接続されている。 ＡＮＤ６の出力を含むＮＡＮＤゲートへのすべての入力が２進ハイのとき、ＮＡＮＤ１２６の出力はローになる。 したがって、ＴＲＤＹはローで活動化され、現在のＰＣＩデータ・フェーズ中にデータをＦＩＦＯに書き込み、あるいはＦＩＦＯから読み取れることを、データ転送を開始したＰＣＩバス２２上の装置に通知する。

【００７５】バンク１１６中の４つのＡＮＤゲートの出力もすべて、４入力ＡＮＤゲート（ＡＮＤ７）に入力され、ホスト・ブリッジ２０を構成する残りのハードウェアに出力される。 上述のように、これら４つの信号はそれぞれ、ハイのとき、ＦＩＦＯの特定のＤＷＯＲＤがまったく空であることを、ブリッジ２０のハードウェアに示す。 ＡＮＤ７の出力をＦＩＦＯ＿ＥＭＰＴＹと呼ぶ。
ＡＮＤ７の出力はFIFOready論理ブロック１２４に入力される。

【００７６】ここで図９を参照すると、FIFO ready論理ブロック１２４の図が示されている。 ＡＮＤ６からのＦ
ＩＦＯ＿ＥＭＰＴＹ信号は２入力ＡＮＤゲート１２８の一方の入力に接続されている。 ＡＮＤゲート１２８の他方の入力は信号Ｓ＿ＤＡＴＡである。 Ｓ＿ＤＡＴＡはホスト・ブリッジ２０内の既知のハードウェアによって生成される。 Ｓ＿ＤＡＴＡは、２進ハイのとき、ＰＣＩバス２２に接続されたマスタによって開始されたデータ転送が、Ｓバス１６に接続された装置または構成要素に出力され、かつホスト・ブリッジ２０がデータ転送を実行できる状態であることを示す。

【００７７】インバータ１３０は、ＡＮＤゲート１２８
に並列にＳ＿ＤＡＴＡに接続されている。 ＡＮＤゲート１２８およびインバータ１３０の出力は、制御信号として３入力マルチプレクサ１３２に接続されている。 マルチプレクサ１３２は、ＡＮＤゲート１２８およびインバータ１３０からの制御信号の値に応じて、３つの入力のうちの１つを出力上で送信することを選択する。 ＡＮＤ
ゲート１２８からの出力がハイで、インバータ１３０からの出力がローのとき、マルチプレクサ１３２は、２進ハイ値に接続された第１の入力を出力する。 ＡＮＤゲート１２８からの出力にかかわらずＳ＿ＤＡＴＡがローのときはいつでも、マルチプレクサ１３２は、２進ロー値に接続された第２の入力を出力する。 インバータ１３０
とゲート１２８の両方からの出力が共にローのとき、マルチプレクサ１３２は、ラッチ１３４の出力に接続された第３の入力を出力する。

【００７８】ラッチ１３４の入力はマルチプレクサ１３
２の出力に接続されている。 したがって、マルチプレクサ１３２の出力からの信号は、ラッチ１３４を介してマルチプレクサ１３２の第３の入力にフィードバックされる。 マルチプレクサ１３２の出力は、ペーシング論理機構１１０のＡＮＤ６の一方の入力に接続されたＦＩＦＯ
＿ＡＶＬＢＬ信号でもある。

【００７９】ペーシング論理機構１１０は、ＰＣＩマスタによって開始されたバースト転送が書込み動作か、それとも読取り動作かに応じて異なる動作をする。 書込みバースト転送時の動作では、ＰＣＩマスタは、ＰＣＩバス２２のＡ／Ｄ線上のある範囲内のアドレスをドライブすることによって、Ｓバス１６をターゲットとする書込みバースト転送を開始する。 ホスト・ブリッジ２０は、
Ｓ＿ＤＡＴＡをハイ信号にドライブすることによってこのアドレスに応答する。 この時点で、ＦＩＦＯが空であると仮定すると、すべてのlatched byte valid信号の値は論理１である。 したがって、バンク１１６中の各ＡＮ
Ｄゲートの出力がハイになり、それによってＡＮＤ７の出力ＦＩＦＯ＿ＥＭＰＴＹがハイにドライブされる。

【００８０】Ｓ＿ＤＡＴＡとＦＩＦＯ＿ＥＭＰＴＹが共にハイのとき、インバータ１３０およびゲート１２８の出力はそれぞれローおよびハイである。 これによって、
マルチプレクサ１３２の出力上でハイ信号がＦＩＦＯ＿
ＡＶＬＢＬとしてドライブされる。 このハイ信号はまた、１つのＰＣＩクロック信号の持続時間中、ラッチ１
３４中にラッチされる。

【００８１】この例の目的のために、バースト転送の第１のアドレスのビット番号２および３は、２進値"００"
を有するが、上記で論じた他の３つの可能な値のうちのどれでももつことができると仮定する。 これによって、
マルチプレクサ１１２は、ＡＮＤ０からの出力を出力上で送信することを選択する。 この出力は、上述のように、ＤＷ０＿ＢＶが、すべてが２進１の値を有するので、２進ハイ値になる。

【００８２】マルチプレクサ１１２からのハイ出力は、
Ｗ＿ＣＹＣのハイ値と共にＡＮＤ４に入力される。 したがって、ＡＮＤ４がハイ出力を生成し、それによってＯ
Ｒ４がハイ出力を生成する。 ＦＩＦＯ＿ＡＶＬＢＬがハイであり、ＯＲ４からの出力がハイなので、ＡＮＤ６からの出力はハイになる。

【００８３】ＡＮＤ６からの出力がハイになったときにＮＡＮＤ１２６に入力される他のＴＲＤＹ条件がハイの場合、ＮＡＮＤゲート１２６はＴＲＤＹをローで活動化する。 これによって、データがマスタからＦＩＦＯのＤ
ＷＯＲＤ０に書き込まれる。

【００８４】この転送が順次バースト転送であり、データのＦＩＦＯへの書込み−遅延書込みが行われているので、第２のデータ・サイクル用のアドレスのビット番号２および３が、下記で論じるホスト・ブリッジ２０内の他のハードウェアによって"０１"に増分され、そのサイクル中にＦＩＦＯのＤＷＯＲＤ１を使用してデータが受信される。 したがって、マルチプレクサ１１２は、ＡＮ
Ｄ１の出力をそれ自体の出力として送信することを選択する。 ＤＷＯＲＤ１が空なので、ＤＷ１＿ＢＶはすべて１から構成される。 したがって、ＡＮＤ１およびマルチプレクサ１１２の出力は共にハイ値である。 このため、
ＡＮＤ４とＯＲ４は共に出力上でハイ値を生成する。

【００８５】第２のデータ・サイクル用のＡＮＤ０は現在、ロー出力を有する。 なぜなら、ＤＷ０＿ＢＶは、Ｆ
ＩＦＯのＤＷＯＲＤ０内にデータが存在することを示す０を少なくとも１つ有する４桁の２進値から構成されるからである。 したがって、ＦＩＦＯはもはや完全に空とは言えないので、ＡＮＤ７からのＦＩＦＯ＿ＥＭＰＴＹ
信号はローになる。

【００８６】ＦＩＦＯ＿ＥＭＰＴＹは、バースト転送全体にわたってハイ値のままであるＳ＿ＤＡＴＡと共にＡ
ＮＤゲート１２８に入力される。 しかし、ＦＩＦＯ＿Ｅ
ＭＰＴＹが現在ローなので、ＡＮＤゲート１２８は出力上でロー値を生成する。 したがって、ＡＮＤゲート１２
８およびインバータ１３０からマルチプレクサ１３２に入力される２進制御値は共にローである。 これによって、マルチプレクサ１３２は、ラッチ１３４からのフィードバック入力を出力上でＦＩＦＯ＿ＡＶＬＢＬとして生成することを選択する。 ＦＩＦＯ＿ＡＶＬＢＬは２進ハイである。

【００８７】ＦＩＦＯ＿ＡＶＬＢＬと、ＯＲ４からの出力が共にハイなので、ＡＮＤ６の出力はハイである。 これによって、ＮＡＮＤ１２６がＴＲＤＹをローで活動化し、第２のデータ・フェーズ中にマスタからＦＩＦＯのＤＷＯＲＤ１にデータが書き込まれる。

【００８８】ＦＩＦＯの各ＤＷＯＲＤがデータを含むまでアドレスのビット番号２および３を増分することによってプロセスが繰り返される。 Ｓバス１６に接続されたスレーブ（「スレーブ」または「Ｓバス・スレーブ」）
が転送を完了できるようになった場合、データはＤＷＯ
ＲＤ０から順にＦＩＦＯ外に転送される。 ＰＣＩマスタがＦＩＦＯのＤＷＯＲＤへの新しいデータの書込み−遅延書込みを試みる前に該ＤＷＯＲＤが空になった場合、
ＴＲＤＹはロー値のままであり、それによって、新しいデータをＦＩＦＯに入力できるようになる。 したがって、すでに有効なデータを含んでいるＤＷＯＲＤへのデータの書込み−遅延書込みをマスタが試みるまで、データは連続的にＦＩＦＯに入力される。

【００８９】Ｓバス１６が一度に１６バイトのデータしかバースト転送できず、次いで停止しなければならないので、この条件はおそらく、複数データ・フェーズ・バースト転送内に何度も発生する。 したがって、Ｓバス１
６に接続されたスレーブは、ＰＣＩバス上のマスタがＦ
ＩＦＯにデータを埋め込むよりもゆっくりＦＩＦＯを空にすることができる。

【００９０】すでに有効なデータを含んでいるＤＷＯＲ
Ｄ、たとえばＤＷＯＲＤ０への書込み−遅延書込みをマスタが試みるとき、バンク１１６からの出力、具体的にはＡＮＤ０がローになる。 マルチプレクサ１１２は、このロー入力を出力上でドライブすることを選択する。 これによって、最終的にＮＡＮＤゲート１２６にロー値が入力されることになる。 このため、ＴＲＤＹがハイに非アサートされ、マスタが現在のＰＣＩクロック信号中にデータ転送を完了することが妨げられる。

【００９１】ＤＷＯＲＤ０内のデータが、Ｓバス１６に接続されたスレーブに出力されるまで、その後のＰＣＩ
クロックではＴＲＤＹが連続的に非アサートされる。 該出力が行われると、ＤＷ０＿ＢＶの値は再び、すべて論理１になる。 したがって、ＡＮＤ１はマルチプレクサ１
１２、ＡＮＤ４、ＯＲ４、およびＡＮＤ６を介してＮＡ
ＮＤ１２６に至るハイ信号を生成し、それによってＮＡ
ＮＤ６にＴＲＤＹをローで活動化させる。 これによって、データをＤＷＯＲＤ０に書き込むことができる。 したがって、ペーシング論理機構１１０は、ＦＩＦＯでＤ
ＷＯＲＤが利用可能になるとただちにＴＲＤＹを活動化することによって、データのＰＣＩバス２２からＦＩＦ
Ｏへの書込み−遅延書込みを最適化する。

【００９２】ＴＲＤＹのこれらのアサートおよび必要な非アサートは、ＰＣＩマスタがＦＲＡＭＥを非アサートすることによってバースト転送が完了したことを通知するまで、バースト転送の全体にわたって継続する。 該通知が行われると、ＰＣＩブリッジ２０内のハードウェアによってＳ＿ＤＡＴＡがローにドライブされる。 Ｓ＿Ｄ
ＡＴＡがローになると、マルチプレクサ１３２がＦＩＦ
Ｏ＿ＡＶＬＢＬをローにドライブし、それによってＡＮ
Ｄ６の出力がローになり、ＴＲＤＹがハイに非アサートされる。

【００９３】ＰＣＩバス２２に接続されマスタによって開始され、Ｓバス１６に接続されたスレーブをターゲットとする読取りバースト転送時に、ホスト・ブリッジ２
０はデータのスレーブからＦＩＦＯへの読取り−事前取込みを行う。 ＰＣＩマスタが特定のアドレスから読み取ろうとしているデータが、そのアドレスのビット番号２
および３に対応するＦＩＦＯのＤＷＯＲＤ中に存在するとき、ＴＲＤＹがアサートされる。 ペーシング論理機構１１０も、ＰＣＩバス２２から開始された読取りバースト転送のためにＴＲＤＹをアサートするこの機能を提供する。

【００９４】

【００９５】マルチプレクサ１１４は、現在のＰＣＩデータ・フェーズが出力されるアドレスのビット番号２および３に応じて、それらのビット番号に対応するＦＩＦ
Ｏの特定のＤＷＯＲＤ用のlatched byte valid信号を出力する。 たとえば、読取りバースト転送の最初のデータ転送が、"００"に等しいビット番号２および３を有するアドレスに出力される場合、マルチプレクサ１１４はＤ
Ｗ０＿ＢＶを出力上でドライブすることを選択する。

【００９６】マルチプレクサ１１４の出力は比較機構１
２０に入力され、該機構１２０で現在のＰＣＩデータ・
サイクルのバイト・イネーブル信号と比較される。 比較機構１２０は、マルチプレクサ１１４からの出力をバイト・イネーブル信号以下と判定した場合、ＡＮＤ５に入力されるハイ信号を出力する。 この条件が発生するとき、マスタがスレーブから読み取りたいデータがＦＩＦ
ＯのＤＷＯＲＤ０に存在しており、したがってＴＲＤＹ
をアサートすべきである。

【００９７】したがって、比較機構１２０からのハイ信号はＡＮＤ５、ＯＲ４、およびＡＮＤ６を介して、ＴＲ
ＤＹをアサートするＮＡＮＤ１２６に送られ、ＰＣＩマスタによってＤＷＯＲＤ０からデータが読み取られる。

【００９８】ＤＷ０＿ＢＶがバイト・イネーブル信号より大きい場合、必要なデータはＤＷＯＲＤ０に存在していない。 したがって、比較機構１２０からの出力はローであり、ＴＲＤＹはアサートされない。 しかし、マスタが求めるデータがＳバス１６からＤＷＯＲＤ０に入力されると、比較機構１２０の出力はハイになり、ＴＲＤＹ
をローにアサートできるようになる。

【００９９】このプロセスは、バースト転送が完了するまで、上記で論じたようにアドレス値のビット番号２および３を増分することによって繰り返される。 転送が完了すると、ブリッジ２０がＳ＿ＤＡＴＡをローにアサートし、それによってＴＲＤＹがローに非アサートされる。

【０１００】ここで図１０を参照すると、Ｓバス１６インタフェース論理機構１０４の読取り−事前取出し論理機構１５０の図が示されている。 読取り−事前取出し論理機構１５０は、ＰＣＩマスタからのバス・コマンドに基づいて、Ｓバス１６に接続されたスレーブからＦＩＦ
Ｏへのデータの読取り−事前取出しをいつ行うべきかを予測する。 したがって、読取り−事前取出し論理機構１
５０は、ＰＣＩマスタによってバースト読取り転送が開始されたときだけ、データをただちに「取り出し」、Ｆ
ＩＦＯの使用と、読取りバースト転送を完了するのに必要な時間とを最適化する。

【０１０１】読取り事前取出し論理機構１５０は、ＰＣ
Ｉバス２２のＣ／ＢＥ線のビット番号３、２、および０
に３つの入力が接続された３入力ＡＮＤゲート１５２を含む。 ビット番号０の値は、ＡＮＤゲート１５２に入力される前に反転される。 したがって、ＰＣＩバス２２のＣ／ＢＥ線のビット番号２とビット番号３の両方上のハイ２進値と、ビット番号０上のロー２進値によって、Ａ
ＮＤゲート１５２の出力がハイになる。

【０１０２】コマンド・サイクル中のこれら３つのビットのこの２進組合せは、読取りデータ転送を開始するマスタがバースト読取りデータ転送を開始しており、したがって、全体的なデータ転送の速度を最適化するためにデータのＦＩＦＯへの読取り−事前取込みを行うべきであることを示す。 このビット値組合せによって示される特定のＰＣＩバス・コマンドは"Memeory Read Long"および"Memory Read Multiple"である。

【０１０３】ＡＮＤゲート１５２の出力は、３入力マルチプレクサ１５４の第１の入力に接続されている。 マルチプレクサ１５４の第２の入力は２進ロー値に接続されている。 マルチプレクサ１５４の第３の入力は、ラッチ１５６を介してそれ自体の出力に接続されており、フィードバックされる。

【０１０４】マルチプレクサ１５４は、ホスト・ブリッジ２０のハードウェアを介して制御信号として受信する様々なＰＣＩバス信号の状況に基づいて、１つの入力を出力上でドライブすることを選択する。 ＰＣＩコマンドおよびアドレス・フェーズ中に、マルチプレクサ１５４
は第１の入力（ＡＮＤゲート１５２からの出力）を出力上でドライブすることを選択する。 ＰＣＩバス２２上でのデータ・フェーズ中に、マルチプレクサ１５４は、第３の入力を出力上でドライブすることを選択する。 ＰＣ
Ｉマスタによって開始された読取りバースト転送が完了し、要求されたすべてのデータがマスタによって読み取られたことを示すと、マルチプレクサ１５４は第２の入力の２進ロー値を出力上でドライブすることを選択する。

【０１０５】マルチプレクサ１５４の出力は、ラッチ１
５６に接続されているだけでなく、ＡＮＤゲート１５８
の一方の入力にも接続されている。 ＡＮＤゲート１５８
の他方の入力は、信号ＬＢ＿ＨＩＴに接続されている。
該信号はブリッジ２０のハードウェアによって生成される。 ホスト・ブリッジ２０が、ＰＣＩマスタによって生成されたデータ転送用のアドレスを復号し、該アドレスのターゲットを、Ｓバス１６に接続されたスレーブと判定すると、ＬＢ＿ＨＩＴがハイになる。

【０１０６】ＡＮＤゲート１５８の出力は信号ＲＥＡＤ
＿ＰＦＴＣＨであり、ホスト・ブリッジ２０の他のハードウェアに接続されている。 ＲＥＡＤ＿ＰＦＴＣＨは、
２進ハイのとき、ＰＣＩバス２２に接続されたマスタによって読み取るべきＦＩＦＯ内にデータを事前に取り込んでおくべきであることを、ホスト・ブリッジ２０の他のハードウェアに示す。

【０１０７】ＡＮＤゲート１５８からの出力はラッチ１
６０にも入力され、反転されてＡＮＤゲート１６２に入力される。 ラッチ１６０の出力は、ＡＮＤゲート１６２
の他方の入力に接続されている。

【０１０８】ラッチ１５６および１６０は、それらに入力された値を１ＰＣＩクロック信号持続時間中保持し、
次いで次のクロック信号中に出力する。 したがって、Ａ
ＮＤゲート１５８の出力が数クロック持続時間中ハイであり、次いであるクロック信号でローになり、あるクロック信号期間中ローのままであるとき、ラッチ１６０
は、ＡＮＤゲート１５８の出力がローのとき、同時にハイ信号を１クロック持続時間中保持する。 したがって、
１クロック信号持続時間中、ＡＮＤゲート１６２の出力はハイで「パルス」し、次いで再びローになる。

【０１０９】ＡＮＤゲート１６２の出力は、制御信号として３入力マルチプレクサ１６４に接続されている。 マルチプレクサ１６４は他の制御入力信号ＢＵＳＹを有する。 該信号はＳバス１６インタフェース論理機構１０４
によって生成される。 ＢＵＳＹは、ハイのとき、ＰＣＩ
マスタによって開始された読取りバースト転送に応答して依然としてＳバス１６上でデータの事前取出しが行われていることを示す。

【０１１０】ＢＵＳＹがハイであり、ＡＮＤゲート１６
２がハイでパルスしているとき、マルチプレクサ１６４
は２進ハイ信号に接続された第１の入力を出力する。 Ｂ
ＵＳＹだけがハイのとき、マルチプレクサ１６４は、ラッチ１６６を介してフィードバック信号としてマルチプレクサ１６４の出力に接続された第３の入力を出力上でドライブすることを選択する。 ＢＵＳＹがローのとき、
マルチプレクサ１６４は、２進ローに接続された第２の入力を出力する。

【０１１１】マルチプレクサ１６４の出力は、ＡＮＤゲート１６８の一方の入力に接続されている。 ＡＮＤゲート１６８の他方の入力は、Ｓバス１６インタフェース論理機構１０４によって生成される信号の反転２進値ＬＡ
ＳＴ＿ＲＤＹである。 ＬＡＳＴ＿ＲＤＹは、Ｓバス１６
に接続されたスレーブからＦＩＦＯへの最後のデータ列の事前取込みが行われるまで、常に２進ハイ値である。
スレーブから事前に取り出される最後のデータ列は、Ｒ
ＥＡＤ＿ＰＦＴＣＨがローになるときにインタフェース論理機構１０４によって決定される。

【０１１２】ＡＮＤゲート１６８の出力はラッチ１７０
に接続されている。 ラッチ１７０の出力は信号ＣＬＥＡ
Ｒ＿ＦＩＦＯである。 ＣＬＥＡＲ＿ＦＩＦＯは、ハイのとき、ＦＩＦＯのＤＷＯＲＤをクリアし、byte valid信号をすべて２進１に設定するようＦＩＦＯ論理機構１０
２に通知する。 したがって、ＦＩＦＯは空になり、次のデータ転送のための準備を完了する。

【０１１３】動作時に、ＰＣＩマスタはＰＣＩバス２２
のＣ／ＢＥ線上でMemory Read LongコマンドまたはMemo
ry Read Multipleコマンドをアサートすることによって、ＰＣＩコマンド／アドレス・フェーズ中に読取りバースト転送を開始する。 マスタは同じコマンド／アドレス・フェーズ中に、Ｓバス１６に接続されたスレーブに読取り転送が出力されることを示すメモリ・アドレスをＰＣＩバス２２のＡ／Ｄ線上で送信する。

【０１１４】ただちに、ＰＣＩバス２２のＣ／ＢＥ線のビット番号０、２、および３がＡＮＤゲート１５２に入力される。 これらのビット番号はそれぞれ、Memory Rea
d Long PCIバス・コマンドまたはMemory Read Multiple
PCIバス・コマンドを示す２進値０、１、および１を有する。 これらのコマンドは、現在の読取りデータ転送がバースト転送であることを示す。 Ｃ／ＢＥ線のビット番号０のロー値は、ＡＮＤゲート１５２に入力される前に反転される。 したがって、結果として得られるＡＮＤゲート１５２の出力は、マルチプレクサ１５４の第１の入力に入力される２進ハイ値である。

【０１１５】現在のＰＣＩフェーズがアドレス・フェーズなので、マルチプレクサ１５４は、第１の入力上のＡ
ＮＤゲート１５２からのハイ信号を出力上でドライブすることを選択する。 アドレス・フェーズの後のＰＣＩデータ・フェーズ中に、マルチプレクサ１５４は第３のフィードバック入力を出力上でドライブすることを選択する。 該入力は、ラッチ１５６のために、常にハイ値になる。

【０１１６】ホスト・ブリッジ２０は、ＰＣＩマスタによってアサートされたアドレスを復号すると、データ転送のターゲットを、Ｓバス１６に接続されたスレーブと判定する。 したがって、ホスト・ブリッジ２０のハードウェアはＬＢ＿ＨＩＴをハイ信号にドライブする。

【０１１７】マルチプレクサ１５４からのハイ値と、Ｌ
Ｂ＿ＨＩＴはＡＮＤゲート１５８に入力され、それによってＡＮＤゲート１５８は信号ＲＥＡＤ＿ＰＦＴＣＨ用のハイ出力を生成する。 ＲＥＡＤ＿ＰＦＴＣＨは、ハイになると、ＦＩＦＯバッファ論理機構１０２およびＳバス１６インタフェース論理機構１０４に、データのスレーブからＦＩＦＯへの事前取込みを開始するよう通知する。

【０１１８】ＰＣＩマスタが、ＦＲＡＭＥ信号をハイ値にアサートすることによって、必要とするすべてのデータを（ＦＩＦＯを介して）スレーブから読み取ったことを示すまで、ＲＥＡＤ＿ＰＦＴＣＨはハイのままである。 該読取りが行われると、マルチプレクサ１５４は２
進ハイ値である第２の入力を出力上でドライブすることを選択する。 したがって、ＡＮＤゲート１５８は、Ｓバス１６インタフェース論理機構１０４にデータのＦＩＦ
Ｏへの事前取込みを停止するよう通知するＲＥＡＤ＿Ｐ
ＦＴＣＨ用のロー信号を生成する。

【０１１９】ＰＣＩマスタがＦＲＡＭＥ信号をハイにアサートすることによってデータ転送を停止するとき、マスタによって必要とされず、かつ読み取られないデータがすでにＦＩＦＯに取り込まれている可能性がある。 残余データをＦＩＦＯからクリアし、あるいは空にしておかないかぎり、Ｓバス１６とＰＣＩバス２２の間の別のデータ転送を開始することはできない。 読取り事前取出し論理機構１５０の残りの論理機構はこの機能を実行する。

【０１２０】ＡＮＤゲート１５８が最初にＲＥＡＤ＿Ｐ
ＦＴＣＨ用のロー値を生成するクロック信号中に、該ロー値は反転され、ＡＮＤゲート１６２に入力される。 このクロック信号中には同時に、ラッチ１６０が、前のクロック信号から保持していたハイ２進値を出力する。 したがって、ＲＥＡＤ＿ＰＦＴＣＨがローになる１クロック信号持続時間中、ＡＮＤゲート１６２はハイ出力をパルスする。

【０１２１】ＡＮＤゲート１６２からのパルスされたこの出力は、ＢＵＳＹ信号と共に、制御信号としてマルチプレクサ１６４に入力される。 ＢＵＳＹはまた、このクロック信号中ハイになる。 なぜなら、Ｓバス１６が、データのスレーブからの最後の事前取出しを完了する途中だからである。 したがって、マルチプレクサ１６４は、
第１の入力に接続されたハイ信号を出力上でドライブする。

【０１２２】Ｓバス１６が現在のデータ転送の結果として読取り事前取出し論理機構１５０によって開始された読取り事前取出しを完了する途中であるかぎり、ＢＵＳ
Ｙはハイのままである。 このため、マルチプレクサ１６
４はフィードバック入力を選択する。 該入力は、ラッチ１６６のためにハイ信号である。

【０１２３】このハイ信号は、ＬＡＳＴ＿ＲＤＹと共にＡＮＤゲート１６８に入力される。 ＬＡＳＴ＿ＲＤＹがローになり、ＦＩＦＯへの最後の読取り事前取込みが完了したことを通知すると、ＡＮＤ１６８はハイ信号をラッチ１７０に出力する。 ラッチ信号１７０はこのハイ信号を出力上でＣＬＥＡＲ＿ＦＩＦＯ信号として保持する。 ＣＬＥＡＲ＿ＦＩＦＯによって、ＦＩＦＯバッファ論理機構は、未使用の事前に取り込まれたデータをＦＩ
ＦＯから除去し、すべてのlatched byte valid信号をすべて２進１に戻す。

【０１２４】したがって、読取り事前取出し論理機構１
５０は認識可能に、またはＰＣＩバス２２に接続されたマスタによって読取りデータ転送が開始されたときだけ、Ｓバス１６上での読取り事前取出しを開始する。 読取り事前取出し論理機構１５０はまた、データ転送をＦ
ＩＦＯを介してできるだけ迅速に完了できるように、Ｆ
ＩＦＯを最適な方法でクリアする。

【０１２５】Ｓバス１６とＰＣＩバス２２の間での通信を完全に最適化し変換するために、ホスト・ブリッジ２
０、および具体的にはＳバス１６インタフェース論理機構１０４は、読取り事前取出し論理機構１５０の他に、
バースト転送に関するそれぞれのバス・アーキテクチャの間の２つの違いに適応するためのハードウェアを含まなければならない。 上記で論じたこれらの違いの１つは、ＰＣＩバス・アーキテクチャはどのアドレスからでもデータを順次バースト転送できるが、ＣＰＵローカル・バス／システム・バス・アーキテクチャはあるアドレス上の順次バースト転送しか開始できないことである。

【０１２６】ＣＰＵローカル・バス・アーキテクチャとＰＣＩバス・アーキテクチャの間の他の違いは、ＣＰＵ
ローカル・バスまたはシステム・バスは非連続データをバースト転送することができないが、ＰＣＩバスはこの機能を有することである。 それぞれのバイト・イネーブル信号によってイネーブルされたデータの２つ以上のバイトが、イネーブルされていないデータのバイトによって分離されるとき、非連続データが発生する。 バースト転送時の非連続データは、転送中のデータ列のどれか用のバイト・イネーブル信号のどれかまたはすべてが、データがイネーブルされていないことを示すときに発生する。 たとえば、４つのデータ列のバースト転送は、該列のどれかのバイト・イネーブル信号のどれかが２進ハイ値（値１）を有する場合は非連続データである。 上述のように、バースト転送内の非連続データは、ＣＰＵローカル・バス３４およびＳバス１６のバス・アーキテクチャ内では可能でない。

【０１２７】ここで図１１乃至図１２を参照すると、システム・バス・インタフェース論理機構１０４のバースト論理機構２００の図が示されている。 バースト論理機構２００は、ＰＣＩバス２２とＳバス１６の間での非連続データを含むバースト転送の速度を最適化する。 バースト論理機構２００は、Ｓバス１６をターゲットとする非連続データのバースト転送を検出し、該バースト転送を、非連続データを転送するのに必要な任意の数の単一データ転送に変換し、残りの連続データをバースト転送することによって、この最適化を実行する。 したがって、本発明は、非連続データを含むバースト転送時に転送されるすべてのデータを評価し、データをできるだけ効率的に転送する、単一転送とバースト転送の最適組合せを判定する。 バースト論理機構２００はまた、ＰＣＩ
マスタによって開始されるどのバースト転送でも、Ｓバス１６のアーキテクチャの制限内の正しいアドレス境界上で開始するようにし、同時に、Ｓバス１６上のすべてのバースト転送の速度を最適化する。

【０１２８】バースト論理機構２００は、３入力マルチプレクサ２０２の第１の入力でＰＣＩ＿ＡＤ［Ｘ：２］
と呼ばれる入力信号を受信する。 ＰＣＩ＿ＡＤ［Ｘ：
２］は、Ｓバス１６をターゲットとするバースト転送を開始するためにＰＣＩマスタがＰＣＩアドレス・フェーズ中にＰＣＩバス２２上で送信するＰＣＩアドレス信号の最下位ビットから構成される。 ＰＣＩ＿ＡＤ［Ｘ：
２］を構成するＰＣＩアドレス信号のビット番号はビット番号Ｘないし２である（２はアドレス信号の最下位ビットである）。 ビット番号Ｘはシステム設計者によって選択されるビット番号であり、設計者が任意の１回のＰ
ＣＩ／システム・バス・データ転送でＰＣＩバス２２上でバースト転送できるようにするＰＣＩデータ・フェーズの数に基づく。 設計者は、任意のあるＰＣＩマスタがＰＣＩバスにアクセスできるようにする時間の長さに基づいて、あるいは他のシステム・アーキテクチャ設計上の理由で、この最大値を設定する。

【０１２９】バースト論理機構２００が、最初のＰＣＩ
アドレス信号中のビット番号Ｘより上位のビット番号が修正されるように、後述のようにこのアドレスを増分した場合、ＰＣＩバス２２上でのデータ・フェーズの最大数を超えている。 この条件が発生すると、ＰＣＩインタフェース論理機構１０６はターゲット切断を開始し、それによって最大数のデータ・フェーズを超えるＰＣＩデータ転送の後のバス・サイクル中のどのデータ転送も不許可になる。 したがって、マスタはホスト・ブリッジ２
０から切断される。 これによって、他のＰＣＩマスタがＰＣＩバス２２にアクセスできるようになる。

【０１３０】マルチプレクサ２０２の第２の入力は、２
入力マルチプレクサ２０４の出力に接続されている。 マルチプレクサ２０２の第３の入力は、ラッチ２０６を介してフィードバック入力としてマルチプレクサ２０２の出力に接続されている。

【０１３１】マルチプレクサ２０２用の制御信号は、ホスト・ブリッジ２０内の他のハードウェア論理機構によって提供される。 マルチプレクサ２０２は、Ｓバス１６
をターゲットとする転送を開始するＰＣＩアドレス・フェーズ中に第１の入力を出力上でドライブすることを選択する。 マルチプレクサ２０２の第２の入力は、Ｓバス１６上でのデータ・フェーズが完了した後に出力上でドライブされ、次のシステム・バス・データ転送用のアドレスを生成しなければならない。 マルチプレクサ２０２
の第３の入力は、システム・バス・データ・フェーズ中またはＳバス１６上でのデータ・フェーズの完了時に選択され、Ｓバス１６上での次のデータ・フェーズは、完了したデータ・フェーズと同じアドレスをターゲットとする。 この後者の条件は、単一のＤＷＯＲＤ内の非連続データを、Ｓバス１６上で転送し、またはＳバス１６の動的バス・サイジング機能に適応させる予定のときに発生する。 これらの問題と、該問題を解決するために使用される本発明のハードウェアは共に、ＩＢＭに譲渡された"METHOD AND APPARATUS FOR PROVIDING ACCURATEAND
COMPLETE COMMUNICATION BETWEEN DIFFERENT BUS ARCHI
TECTURE IN AN INFORMATION HANDLING SYSTEM"と題する関連特許出願で開示されている。

【０１３２】マルチプレクサ２０２の出力は、ラッチ２
０６を通過した後に、Ｓバス１６上での現在のデータ・
フェーズ用のアドレスのビット番号Ｘないし２を備える。 この信号をＳＢＵＳ＿ＡＤ［Ｘ：２］と呼ぶ。 ＳＢ
ＵＳ＿ＡＤ［Ｘ：２］はシステム・バス・インタフェース論理機構１０４に出力される。 Ｓバス・インタフェース論理機構１０４は、ＳＢＵＳ＿ＡＤ［Ｘ：２］をＰＣ
Ｉ＿ＡＤの残りのビット番号と組み合わせて、Ｓバス１
６上での現在のデータ・フェーズのために、この組合わされたアドレス値をＳバス１６のアドレス線上で出力する。

【０１３３】ＳＢＵＳ＿ＡＤ（ＳＢＵＳ＿ＡＤ［２：
３］）のビット番号２および３はバースト・サイズ論理ブロック２０８に入力される。 バースト・サイズ論理ブロック２０８への他の入力は、ペーシング論理機構１１
０からのＤＷＯＲＤ ＦＵＬＬ信号およびＥＭＰＴＹ信号、事前取出し論理機構１５０からのＲＥＡＤ＿ＰＦＴ
ＣＨ信号、およびＦＩＦＯ＿ＦＬＵＳＨ信号を含む。 Ｆ
ＩＦＯ＿ＦＬＵＳＨは、ＦＩＦＯ中のデータをＳバス１
６上のスレーブに書き込むべきであることをＰＣＩバス・インタフェース論理機構が示したときに、ＦＩＦＯバッファ論理機構１０２によって生成される。

【０１３４】バースト・サイズ論理ブロック２０８は、
受信する入力の値に基づいて出力ＢＳＩＺＥを生成する。 ＢＳＩＺＥは、Ｓバス１６上でＳＢＵＳ＿ＡＤ
［２：３］の現在値から順にバースト転送すべきデータ・フェーズの数を示す。 ＢＳＩＺＥはシステム・バス・
インタフェース論理機構１０４に出力され、該論理機構１０４は、ＢＳＩＺＥによって示されたデータ・フェーズの数をバースト・モードで転送する。

【０１３５】バースト・サイズ論理ブロック２０８は、
バースト・データ転送が書込み動作（表１）か、それとも読取り事前取出し動作（表２）かに基づいて、以下の表１および表２に記載したＢＳＩＺＥ用の値を生成する論理の組合せである。

【表１】

【表２】

【０１３６】表が示すように、Ｓバス１６のアーキテクチャは、ＳＢＵＳ＿ＡＤ［２：３］が値"００"または"
１０"をもつことで終了するアドレスで始まるバースト転送しか許可しない。さらに、この値が"１０"に等しい場合は２つのバースト転送しか許可されない。

【０１３７】また、表１が示すように、ＦＩＦＯ内のデータの特定のＤＷＯＲＤをＳバス１６上でバースト転送するには、該ＤＷＯＲＤのＤＷＯＲＤ ＦＵＬＬ信号がハイであり、ＤＷＯＲＤ内のデータのバイトがすべてイネーブルされていることを示していなければならない。
これによって、Ｓバス１６上で非連続データがバースト転送されないことが保証される。

【０１３８】ＳＢＵＳ＿ＡＤ［Ｘ：２］は２つの加算機構２１０および２１２にもそれぞれ入力される。 加算機構２１０はＳＢＵＳ＿ＡＤ［Ｘ：２］の値を１だけ増分して、この新しい値をマルチプレクサ２０４の第１の入力に出力する。 加算機構２１２はＳＢＵＳ＿ＡＤ［Ｘ：
２］の値を２だけ増分し、この新しい値をマルチプレクサ２０４の第２の入力に出力する。

【０１３９】アドレス増分論理ブロック２１４は、制御信号をマルチプレクサ２０４に提供する。 アドレス増分論理ブロック２１４は、ペーシング論理機構１１０からのＤＷＯＲＤ ＥＭＰＴＹ信号、ＳＢＵＳ＿ＡＤ［３：
２］、およびＦＩＦＯ＿ＦＬＵＳＨを入力として受信し、これらの入力に基づいてマルチプレクサ２０４用の制御信号を生成する。 アドレス増分論理ブロック２１４
によって出力される制御信号は、以下の表３に記載したように、該論理ブロック２１４への入力に基づいてロー値またはハイ値になる。

【表３】

【０１４０】アドレス増分論理ブロック２１４は、表３
を生成する機能を提供する。 アドレス増分論理ブロック２１４の目的は、あるアドレスに書き込むべきイネーブルされたデータがないことをマスタが示すときに、ＰＣ
Ｉマスタによって開始されたバースト転送内でそのアドレスをスキップすることである。 アドレス増分論理ブロックからの出力がローのとき、マルチプレクサ２０４は加算機構２１０からの出力を出力上でドライブすることを選択する。 これは、Ｓバス１６上での次のデータ転送のアドレスが単に、１ＤＷＯＲＤアドレスだけ増分される通常状態を示す。 アドレス増分論理ブロックからの出力がハイのとき、マルチプレクサ２０４は加算機構２１
２からの出力を出力上でドライブすることを選択する。
これによって、アドレス値は２ＤＷＯＲＤアドレスだけ増分される。 これは、Sバス１６上で書き込むべきＦＩ
ＦＯ中のデータの次のＤＷＯＲＤ全体がイネーブルされておらず、ＦＩＦＯ中のこのＤＷＯＲＤが対応するアドレスを特定の書込みバースト転送でスキップすべきであることを示すときに行われる。 したがって、そのアドレスにデータは書き込まれない。

【０１４１】Ｓバス１６に接続されたスレーブへの書込みバースト転送時の動作では、ＰＣＩマスタによって提供された第１のＰＣＩアドレスのビット番号Ｘないし２
がマルチプレクサ２０２の第１の入力に入力される。 このフェーズがＰＣＩバースト転送の始めを通知する第１
のＰＣＩアドレス・フェーズなので、マルチプレクサ２
０２はこのアドレス値を出力上でドライブする。 ラッチ２０６はこの値をラッチし、第１のＳＢＵＳ＿ＡＤ
［Ｘ：２］値用に出力する。

【０１４２】ＳＢＵＳ＿ＡＤ［２：３］はバースト・サイズ論理ブロック２０８に入力される。 バースト・サイズ論理ブロック２０８は、ＦＩＦＯ＿ＦＬＵＳＨ用のハイ信号を受信するまで出力を生成しない。 バースト・サイズ論理ブロック２０８がこのハイ信号を受信するとき、ＦＩＦＯにはＰＣＩマスタからの書込み−遅延書込みデータが埋め込まれている。

【０１４３】バースト・サイズ論理機構２０８は、ＦＩ
ＦＯ＿ＦＬＵＳＨ信号を受信すると、４つのＤＷＯＲＤ
ＦＵＬＬ信号に基づいて、ＦＩＦＯの各ＤＷＯＲＤが連続データを含むかどうかを評価し、ＳＢＵＳ＿ＡＤ
［３：２］信号も評価する。 バースト・サイズ論理機構は、これらの評価に基づいて、ＢＳＩＺＥ用の信号を生成する。

【０１４４】たとえば、ビット番号２および３が値"０
０"を有し、ＦＩＦＯ＿ＦＬＵＳＨがハイであり、ＦＩ
ＦＯ全体が一杯である場合、値４を有するＢＳＩＺＥが生成される。 したがって、システム・バス・インタフェース論理機構１０４はＦＩＦＯ内のデータの４つのＤＷ
ＯＲＤをスレーブにバースト書込み転送する。 これは、
Ｓバス１６の最大バス機能であり、したがってバースト・サイズ論理ブロック２０８に入力される信号の最も速い組合せである。 マスタによって開始された書込み転送が４ＤＷＯＲＤのデータより長い場合、ＦＩＦＯで空間が利用可能になると、引き続きマスタからの書込み−遅延書込みデータがＦＩＦＯに埋め込まれる。 ＦＩＦＯ中のあらゆるＤＷＯＲＤが同時に空になり、あるいはＰＣ
Ｉバス・トランザクションが完了するまで、ＦＩＦＯ＿
ＦＬＵＳＨはアサートされ続ける。

【０１４５】したがって、バースト・サイズ論理ブロック２０８は、Ｓバス１６上でのバーストの後のＳＢＵＳ
＿ＡＤのビット番号２および３の増分値に基づいて次のＢＳＩＺＥ信号を生成する。 Ｓバス１６上での４回のデータ・フェーズのバーストの後に、この値が再び"００"
になり、それによって再び、Ｓバス１６上での最適バースト転送が可能になる。 これは、バースト転送が完了してＦＩＦＯ＿ＦＬＵＳＨがもはや生成されなくなるまで継続する。

【０１４６】これに対し、バースト書込み転送は、ＳＢ
ＵＳ＿ＡＤ［２：３］が値"０１"を有するアドレスから開始する。 この状況では、Ｓバス１６上での制限のために、バースト・サイズ論理ブロック２０８はＰＣＩバス２２からのバースト転送を、Ｓバス１６上での単一のバス転送と多数のバースト転送に分割する。 これによって、前の例より遅いデータ転送が作成される。 しかし、
論理ブロック２０８は、Ｓバス１６の最大バースト機能を使用してできるだけ速く転送を実行する。

【０１４７】ＦＩＦＯ＿ＦＬＵＳＨが受信されると、すべてのＤＷ ＦＵＬＬ信号がハイであると仮定して、Ｂ
ＳＩＺＥが１になるため値"０１"で終わるアドレスにデータ転送が１回行われる。 上記で論じたように、この転送の後に加算機構２１０によってアドレスが１だけ増分され、したがってＳＢＵＳ＿ＡＤのビット番号２および３の次の値は"１０"になる。 したがって、ＢＳＩＺＥが２になり、Ｓバス１６上で２つのＤＷＯＲＤのバースト転送が発生する。 前の２回のＤＷＯＲＤバースト転送のためにアドレスはさらに２回増分される。 したがって、
ＳＢＵＳ＿ＡＤ［２：３］の新しい値は"００"になる。
これでバースト・サイズ論理ブロック２０８は、ＰＣＩ
マスタによってデータ転送が完了するまで、前の例で論じたようにＢＳＩＺＥの最大値を許可することになる。

【０１４８】バースト・サイズ論理ブロック２０８は、
システム・バス・スレーブへのバースト書込み動作の場合と実質的に同じように、システム・バス・スレーブからの読取り事前取出しのために動作する。 違いは、ＤＷ
ＯＲＤ ＦＵＬＬ信号の代わりにＤＷＯＲＤ ＥＭＰＴ
Ｙ信号が、ＦＩＦＯ＿ＦＬＵＳＨの代わりにＲＥＡＤ＿
ＰＦＴＣＨが、表１の代わりに表２が使用されることである。

【０１４９】まとめとして、本発明の構成に関して以下の事項を開示する。

【０１５０】（１）中央演算処理装置と、前記中央演算処理装置に接続されたシステム・バスと、それ自体に周辺装置を接続するための周辺バスと、前記システム・バスを前記周辺バスに接続するためのホスト・ブリッジとを備え、前記ホスト・ブリッジが、前記システム・バスと前記周辺バスの間で送信されるデータを一時的に記憶するためのバッファを含み、前記ホスト・ブリッジがさらに、前記データが非連続データかどうかに基づいて前記バッファとの間で前記データが送信される速度を最適化する論理ネットワークを含むことを特徴とする、情報処理システム。 （２）前記論理ネットワークがまた、前記システム・バスを介して前記データがそこに書き込まれあるいはそこから読み取られるアドレスに応じて、前記バッファとの間で前記データが送信される速度を最適化することを特徴とする、上記（１）に記載の情報処理システム。 （３）前記システム・バスを介して前記データがそこに書き込まれあるいはそこから読み取られる前記アドレスを提供するための増分論理機構を含むことを特徴とする、上記（１）に記載の情報処理システム。 （４）前記増分論理機構が、前記アドレスを１アドレスだけ増分する第１の加算機構と、前記システム・バスを介して前記データが書き込まれあるいは読み取られる直後に前記アドレスを２アドレスだけ増分する第２の加算機構とを含むことを特徴とする、上記（３）に記載の情報処理システム。 （５）前記増分論理機構が、前記システム・バスを介して前記データが書き込まれあるいは読み取られた直後にバースト・データ転送内のアドレスをスキップすべきかどうかに応じて、前記第１の加算機構または第２の加算機構の前記増分されたアドレスを出力するマルチプレクサを含むことを特徴とする、上記（４）に記載の情報処理システム。 （６）前記周辺バスがＰＣＩバスであることを特徴とする、上記（１）に記載の情報処理システム。 （７）前記周辺バスが多重化バスであることを特徴とする、上記（１）に記載の情報処理システム。 （８）中央演算処理装置と、前記中央演算処理装置に接続されたシステム・バスと、それ自体に周辺装置を接続するためのＰＣＩバスと、前記システム・バスを前記周辺バスに接続するためのホスト・ブリッジとを備え、前記ホスト・ブリッジが、前記システム・バスと前記ＰＣ
Ｉバスの間で送信されるデータを一時的に記憶するためのバッファを含み、前記ホスト・ブリッジがさらに、前記バッファとの間で前記ＰＣＩバスおよび前記システム・バスを介して前記データが送信される速度を最適化する論理ネットワークを含むことを特徴とする、情報処理システム。 （９）前記論理ネットワークが、前記バッファ内の記憶空間がいつ前記データを含まなくなるかを感知するためのペーシング論理機構を含むことを特徴とする、上記（８）に記載の情報処理システム。 （１０）前記ペーシング論理機構が、前記記憶空間が空のとき、マスタ周辺装置へのイネーブル信号を活動化することを特徴とする、上記（９）に記載の情報処理システム。 （１１）前記マスタ周辺装置が、前記マスタが前記イネーブル信号を受信したとき、前記データ列を前記記憶空間に書き込むことを特徴とする、上記（１０）に記載の情報処理システム。 （１２）前記ペーシング論理機構が、前記記憶空間が前記データで一杯のとき、前記イネーブル信号を非活動化することを特徴とする、上記（１０）に記載の情報処理システム。 （１３）前記ペーシング論理機構が、前記記憶空間がいつ前記データで一杯になるかを感知するためのものでもあることを特徴とする、上記（９）に記載の情報処理システム。 （１４）前記ペーシング論理機構が、前記記憶空間が前記データで一杯のとき、マスタ周辺装置へのイネーブル信号を活動化することを特徴とする、上記（１３）に記載の情報処理システム。 （１５）前記マスタ周辺装置が、前記イネーブル信号を受信したとき、前記記憶空間内の前記データを読み取ることを特徴とする、上記（１４）に記載の情報処理システム。 （１６）中央演算処理装置と、前記中央演算処理装置に接続されたシステム・バスと、それ自体に周辺装置を接続するための周辺バスと、前記システム・バスを前記周辺バスに接続するためのホスト・ブリッジとを備え、前記ホスト・ブリッジが、前記システム・バスと前記周辺バスの間で送信されるデータを一時的に記憶するためのバッファを含み、前記ホスト・ブリッジがさらに、前記周辺バスに接続されたマスタ周辺装置が、前記システム・バスに接続されたスレーブに向けられた読取りバースト転送を開始する際に、前記システムを介した前記データの前記バッファへの事前取込みを行うための論理機構を含むことを特徴とする、情報処理システム。 （１７）前記論理機構が、前記マスタ周辺装置がいつ前記読取りバースト転送を開始するかを感知するためのセンサを含むことを特徴とする、上記（１６）に記載の情報処理システム。 （１８）前記読取りバースト転送がいつ完了したかを判定し、前記読取りバースト転送時に読み取られなかったデータを前記バッファからクリアするための信号を始動するための検出器を含むことを特徴とする、上記（１
６）に記載の情報処理システム。 （１９）前記周辺バスがＰＣＩバスであることを特徴とする、上記（１６）に記載の情報処理システム。 （２０）前記周辺バスが多重化バスであることを特徴とする、上記（１６）に記載の情報処理システム。

【０１５１】

【発明の効果】したがって、システム・バスと周辺バスの間のデータ転送を最適化する複数バス情報処理システム用のバス間ブリッジの好ましい実施例について説明した。

【図面の簡単な説明】

【図１】情報処理システムのブロック図である。

【図２】情報処理システムのブロック図である。

【図３】情報処理システムのブロック図である。

【図４】書込み動作時に図１、２、および３のシステムの周辺バスによって送られる様々な信号のタイミング図である。

【図５】読取り動作時の図４の信号のタイミング図である。

【図６】図１、２、および３のシステムのホスト・ブリッジのインタフェース・ハードウェアのブロック図である。

【図７】図６のインタフェース・ハードウェアのペーシング論理機構の論理図である。

【図８】図６のインタフェース・ハードウェアのペーシング論理機構の論理図である。

【図９】図７乃至図８のペーシング論理機構のFIFO rea
dy論理ブロックの論理図である。

【図１０】図６のインタフェース・ハードウェアの読取り事前取出し論理機構の論理図である。

【図１１】図６のインタフェース・ハードウェアのバースト論理機構の論理図である。

【図１２】図６のインタフェース・ハードウェアのバースト論理機構の論理図である。

【符号の説明】

１０ システム １２ キャッシュおよびメモリ複合体 １４ システム・バス装置 １６ Ｓバス １８ 主ＰＣＩ装置 ２０ ＰＣＩホスト・ブリッジ ２２ 主ＰＣＩバス ３２ ベースシステム・メモリ ３４ ＣＰＵローカル・バス １００ 論理機構 １０２ 先入れ先出しバック・ツー・バック論理機構 １０４ Ｓバス・インタフェース論理機構 １１０ ペーシング論理機構 １１２ ４入力マルチプレクサ １１６ ４入力ＡＮＤゲート １１８ ４入力ＮＯＲゲート １２０ ２入力比較機構 １２６ ＮＡＮＤゲート １３０ インバータ １３４ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アシュ・コーリ アメリカ合衆国33445 フロリダ州デルレ イ・ビーチ スプリング・ハーバー・ドラ イブ 1510 アパートメント オー (72)発明者 グレゴリー・ノーマン・サントス アメリカ合衆国33486 フロリダ州ボカ・ ラトン ナインス・テラス・サウス・ウェ スト1098