技术领域
[0001] 本
发明涉及通信装置，具体是一种测试仿真系统。
背景技术
[0002] 紧凑型PCI(Compact Peripheral Component Interconnect，CPCI)的结构形式，是国际工业计算机制造者联合会于1994提出来的一种总线
接口标准，是以PCI电气规范为标准的高性能工业用总线。CPCI的CPU及外设同标准PCI是相同的，并且CPCI系统使用与传统PCI系统相同的芯片、
防火墙和相关
软件。将一个标准PCI插卡转
化成CPCI插卡几乎不需重新设计，只要物理上重新分配一下即可。简言之C
PCI总线＝PCI总线的电气规范+标准针孔连接器(IEC-1076-4-101)+欧洲卡规范(IEC297/IEEE 1011.1)。
[0003] CPCI的出现不仅让诸如CPU、
硬盘等许多原先基于PC的技术和成熟产品能够延续应用，也由于在接口等地方做了重大改进，使得采用CPCI技术的
服务器、工控电脑等拥有了高可靠性、高
密度的优点。CPCI是基于PCI电气规范开发的高性能工业总线，适用于3U和6U高度的
电路插板设计。CPCI电路插板从前方插入机柜，I/O数据的出口可以是前面板上的接口或者机柜的
背板。CPCI技术是在PCI技术
基础之上经过改造而成，具体有三个方面：一是继续采用PCI局部总线技术；二是抛弃PCI传统机械结构，改用经过20年实践检验了的高可靠欧洲卡结构，改善了
散热条件、提高了抗振动冲击能
力、符合电磁兼容性要求；三是抛弃PCI的金
手指式互连方式，改用2mm密度的针孔连接器，具有气密性、防腐性，进一步提高了可靠性，并增加了负载能力。CPCI所具有可
热插拔、高开放性、高可靠性。CPCI技术中最突出、最具吸引力的特点是热插拔。简言之，就是在运行系统没有断电的条件下，拔出或插入功能模板，而不破坏系统的正常工作的一种技术。热插拔一直是电信应用的要求，也为每一个工业自动化系统所渴求。它的实现是：在结构上采用三种不同长度的引脚插针，使得模板插入或拔出时，电源和接地、PCI总线
信号、热插拔启动信号按序进行；采用总线隔离装置和电源的软启动；在软件上，
操作系统要具有即插即用功能。目前CPCI总线热插拔技术正在从基本热切换技术向高可用性方向发展。
[0004] 随着市场需求的多元化，针对复杂的电路设计提出了更高的要求，不难看到很多时候当某些具体的小功能要求发生了变化，一
块功能庞大的电路版就造成了资源浪费，而且也造成了相应的经济损失。基于载板与FMC子卡互联结构设计，不仅可以实现用户需求的多种独立单项功能，而且还打破了对子卡PCB板的元件面积的限制，使得设计工作更加灵活，来满足用户的不同要求。
[0005] FMC标准描述了一个通用的模块，它是以一定范围的应用，环境和市场为目标的。该标准由包括FPGA厂商和最终用户在内的公司联盟开发，旨在为载卡上的FPGA提供标准的子卡尺寸、连接器和模块接口。通过这种方式将I/O接口与FPGA分离，不仅简化了I/O接口模块设计，同时还最大化了载卡的重复利用率。FMC标准与使用PCI、CPCI、PCI-X、PCI-E或Serial RapidIO等复杂接口连接到载卡的PMC和XMC标准不同，FMC标准只要求核心I/O收发器电路直接连接至载卡上的FPGA即可。FMC子模块的设计，通过取消固定协议，最小的系统支持，和灵活的引脚分配，最大限度地减少设计的精力和资源。这样做能够提高效率，并且在设计重复利用性、数据吞吐量、多I/O、兼容性、
稳定性等方面带来诸多显著优势。
[0006] 但是测控或者雷达通信领域的
现有技术中还未存在将上述CPCI和FMC板卡相结合，以利用这两个各自优势的系统或者平台，现有的测试仿真系统存在单项功能各自独立，元件面积存在限制，不能满足多元化需求等问题。
发明内容
[0007] 有鉴于现有技术中存在的上述问题，本发明提供一种测试仿真系统。
[0008] 本发明涉及的测试仿真系统选择基于CPCI载板与FMC
子板互联结构的设计，不仅可以实现用户需求的多种独立单项功能，而且还打破了对子卡PCB板的元件面积的限制，使得设计工作更加灵活，来满足用户的不同要求。
[0009] 本发明采用一种测试仿真系统，其包括两台CPCI工控机和CPCI计算机，每台所述工控机上装载通用
信号处理平台作为
数据处理单元，所述通用信号处理平台之间通过CPCI工控机的前面板进行连接，连接接口包括10MHz系统时钟输出1路、10MHz时钟输入1路以及GTH/GTX发送接收接口，每个所述通用信号处理平台通过PCI接口芯片PLX9054和所述CPCI计算机相连，将PCI总线协议转换为本地总线协议。
[0010] 作为优选，所述通用信号处理平台包括CPCI载板，所述CPCI载板包括现场可编程
门阵列以及两个FMC安装槽位，所述两个FMC槽位上分别安装一中频FMC子板以及一高速FMC子板，所述中频FMC子板包括1路中频输出接口、2路中频输入接口以及带通
滤波器以及中频
放大器；所述高速FMC子板包括4路720M中频输出接口、2路720M中频输入接口以及
带通滤波器。
[0011] 作为优选，在所述中频FMC子板中，其中的
模数转换器选用双通道的TI的16-bit的ADS42LB69，所述ADS42LB69最大
采样频率为250MSPS输入满幅度为2.5Vpp；中频输出接口适用70M中频输出并通过使用
数模转换器器件AD9788实现，能够将外部输入的时钟通过内部PLL倍频后作为工作时钟，所述AD9788是具有16Bit数据输入的
数模转换器，内部能够进行2/4/8倍内插和滤波，具有多种工作模式。
[0012] 作为优选，所述高速FMC子板中的中频输入接口的输入扩跳信号带宽为102MHz，其采用中频
正交解调器和模数转换器的结构来实现对输入回波信号的数字化，其中，中频正交解调器选择ADI公司的ADRF6850，其在内部集成了可小数分频的PLL和VCO，只需提供频率参考即可在内部产生本地混频载波，从外部输入差分载波，模数转换器芯片选择ADI公司的AD9691，其是双通道、14位、1.25GSPS模数转换器，其内置片内
缓冲器和采样保持电路，
内核采用多级、差分流
水线架构，并集成了输出纠错逻辑，所述AD9691支持通过SPI接口对其进行参数配置，包括可编程增益、采样偏置、采样偏移等，SPI配置管脚与
现场可编程门阵列相连，由现场可编程门阵列对其进行工作参数配置管理和状态监测。
[0013] 作为优选，所述高速FMC子板中的中频输出端口采用中频正交解调器和模数转换器的结构，低中频数模转换器输出芯片选择采用ADI公司的AD9144，其是四通道、16位、高动态范围数模转换器，提供2.8GSPS最高采样速率，支持输入
数据速率超过1GSPS，具有低杂散与失真设计，支持双DAC模式、多芯片同步、固定延迟、数据发生器延迟补偿，内置
锁相环时钟
倍频器和数字反sinc滤波器，还提供SPI接口，允许对内部参数进行编程和回读，其中，SPI配置管脚与现场可编程门阵列的XC6SLX100相连，由现场可编程门阵列对其进行工作参数配置管理和状态监测；与AD9144配套的正交
调制器选择ADI公司的ADRF6720-27，其在内部集成了可小数分频的PLL和VCO。
[0014] 作为优选，所述CPCI载板还包括4路低速DA输出接口、一
数字信号处理模块、一复杂
可编程逻辑器件、一同步动态随机
存储器以及时钟管理芯片，其中，所述复杂可编程逻辑器件用于对所述现场可编程门阵列和所述数字信号处理模块的在线配置、载板上工作时钟配置以及将外置同步所述动态随机存储器连接到所述数字信号处理模块的EMIF口上，其中，所述EMIF接口能够实现所述数字信号处理模块与不同类型存储器的连接，所述现场可编程门阵列也连接到所述数字信号处理模块的所述EMIF口，使得所述数字信号处理模块能够
访问所述现场可编程门阵列的内部资源，还包括结构相同的LVTTL输入输出接口32路、16路结构相同的LVDS输入输出接口、1路外部10M时钟输入和1路10M时钟输出。
[0015] 作为优选，所述数字信号处理模块为TI公司的浮点运算数字信号处理模块，其HPI接口和所述复杂可编程逻辑器件相连，所述数字信号处理模块的EMIF口上外挂两块外置的所述动态随机存储器并同时和现场可编程门阵列相连，所述数字信号处理模块的程序通过所述HPI口进行配置，所述HPI口直接和所述复杂可编程逻辑器件相连。
[0016] 作为优选，所述数字信号处理模块配置128M BYTE片所述同步动态随机存储器，同时所述数字信号处理模块的EMIF接口连接到所述现场可编程门阵列的I/O管脚上，用于访问所述现场可编程门阵列的内部资源，所述数字信号处理模块对所述同步动态随机存储器和所述现场可编程门阵列的访问通过片选信号进行区分，所述数字信号处理模块善于对浮点数进行处理，以及完成状态转换较为复杂的过程的控制，主要用于测距处理单元距离的解算。
[0017] 作为优选，还包括一FLASH存储器，用于存储所述现场可编程门阵列的配置信息以及板卡的校准信息，所述FLASH存储器选用64M Bit的FLASH存储器ST39VF6401，配置时需要能够通过PCI接口更新FLASH中的数据。
[0018] 作为优选，所述复杂可编程逻辑器件配置地用于对PCI总线、
地址总线进行译码操作，通过所述复杂可编程逻辑器件进行本地译码能够使得计算机能够通过PCI总线实现所述现场可编程门阵列和所述数字信号处理模块
固件程序的动态加载，所述复杂可编程逻辑器件有自身的工作时钟。
[0019] 本发明涉及的测试仿真系统在同类型产品中较为先进，主要表现在以下几个方面：
[0020] (1)针对不用的通信体制，前端的模拟电路具有更大的变化需求，通用信号处理平台具有两个FMC接口，能够根据需要更换前端采集、输出电路，扩展接口类型和数量；
[0021] (2)高速FMC子板前端自带上下
变频器，上下变频频率
覆盖L和S波段，在简单应用中能够直接发送和接收
射频信号，不用单独购买专用上下变频器，节省成本和空间，优势明显。该功能在原有的平台上没有。
[0022] (3)高速采集板上具有高速AD、DA，能够接收产生宽带信号，能够直接进行射频带通采样，更适合软件无线电的需求，该项指标在目前市场现有数据处理平台中处于前列；采用高性能Vritex 7XC7SX690T FPGA，数据处理能力强大，在目前市面上出售的数据处理平台中处于前列，足以满足常见测控、通信、雷达信号处理
算法的需求。
附图说明
[0023] 图1是本发明涉及的测试仿真系统中通用信号处理平台的结构图；
[0024] 图2是本发明涉及的通用信号处理平台中ADS42LB69的前端电路图；
[0025] 图3是本发明涉及的通用信号处理平台中中频输出接口的上行输出前端电路图；
[0026] 图4是本发明涉及的通用信号处理平台中输出
驱动器电路图；
[0027] 图5是本发明涉及的通用信号处理平台中AD9788时钟输入的示意图；
[0028] 图6是本发明涉及的通用信号处理平台中双通道DAC和模拟正交调制的信号连接参考电路图。
具体实施方式
[0029] 为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作详细说明。
[0030] 本
实施例涉及一种测试仿真系统，其一般应用于测控或者雷达的通信信号处理上，该测试仿真系统包括两台CPCI工控机和CPCI计算机，每台工控机上装载通用信号处理平台作为数据处理单元，测试仿真系统基于软件无线电的思想设计，通过加载不同的程序分别作为地面
模拟器和星上模拟器使用，通过加载不同的算法内核实现不同的工作模式。
[0031] 通用信号处理平台之间通过CPCI的前面板进行连接，连接接口包括10MHz系统时钟输出1路、10MHz时钟输入1路，GTH/GTX发送接收接口各7对。
[0032] 其中，每个通用信号处理平台通过PCI接口芯片PLX9054和CPCI计算机2相连，将PCI总线协议转换为本地总线协议，PCI接口芯片输出的本地总线信号通过复杂可编程逻辑器件8进行地址译码，PCI总线通过复杂可编程逻辑器件8完成对现场可编程门阵列3和数字信号处理模块7HPI接口的访问，完成对现场可编程门阵列3和数字信号处理模块7程序的加载，使得计算机能够通过PCI接口完成对固件程序的更新。
[0033] 对于其中的通用信号处理平台，为了简化设计，实现更好的兼容性，在通用信号处理平台中的
硬件设计时需要全面考虑，使得通用信号处理平台能够支持地面模拟器和星上模拟器两种设备，同时每种设备都能支持非相干/双向扩频测控体制、测控数传一体化体制、扩跳频模式，在硬件结构上完全兼容。上述通用信号处理平台能够发送中频信号，具体包括遥控指令、测距信号、遥测信号，同时接收中频信号，具体包括遥测信号、测距信号、遥控指令，还能够产生和接收必要的辅助信号。
[0034] 进一步地，如图1所示，该通用信号处理平台包括CPCI载板1和CPCI计算机2，该CPCI载板1包括现场可编程门阵列3(Field－Programmable Gate Array，FPGA)以及两个FMC安装槽位，这两个FMC槽位上分别安装一中频FMC子板4，其能够实现70M输入输出以及一高速FMC子板5，其能够实现720M输入输出，其中，中频FMC子板4包括1路中频输出接口、2路中频输入接口以及带通滤波器以及中频放大器；高速FMC子板5包括4路720M中频输出接口、2路720M中频输入接口以及带通滤波器。其中，FMC是指FPGA Mezzanine Card，是应用范围、适应环境范围和市场领域范围都很广的通用模块。
[0035] 现场可编程门阵列3(Field－Programmable Gate Array，FPGA)作为主要中频信号处理器件，负责各个前端电路的控制和访问、
数据采集和输出，是
中频处理单元的核心，作为优选，现场可编程门阵列3的型号
选定为Xilinx公司推出Vritex 7平台，具体型号为专门针对数据处理而进行过优化的XC7SX690T。现场可编程门阵列3配置地用于完成对周边器件的访问时序控制；完成对下行信号的处理，解调出遥控信号和测距信息；完成上行信号的生成，产生测距和遥控
模拟信号；实现对低速并行DA
输入信号的采集和调制；完成低速并行DA
输出信号的产生和输出；完成前端电路AGC的控制
电压的生成；测试PCM信号的产生和接收；测距信号的发送和接收；发送信号多普勒频率的模拟；数传信号的发送和接收。
[0036] 为了完成现场可编程门阵列3的外部配置，实现在不打开机箱的情况下，可以通过PCI接口对设备进行硬件维护和升级，现场可编程门阵列3能够能够通过跳线配置成Slave Select MAP(parallel)configuration mode(CPLD配置)或JTAG/Boundary-Scan configuration mode，调试时使用JTAG/Boundary-Scan模式配置，能够使用ChipScope工具对FPGA进行调试，设备FPGA程序基本定型后使用SelectMAP(parallel)configuration mode。
[0037] 在中频FMC子板4中，中频输入接口的电路结构如图2所示，其中的模数转换器ADC选用双通道的TI的16-bit的ADS42LB69，ADS42LB69最大
采样频率为250MSPS输入满幅度为2.5Vpp；中频输出接口的电路结构如图3所示，其适用70M中频输出并通过使用Analog Devices公司的高速数模转换器器件AD9788实现，能够将外部输入的时钟通过内部PLL倍频后作为工作时钟。AD9788具有16Bit数据输入的数模转换器，内部能够进行2/4/8倍内插和滤波，具有多种工作模式。AD9788将送入的基带数据首先进行内插和滤波，然后可以直接输出或是正交调制后输出。调制后的模拟输出为
电流型差分输出，输出的电流典型值为
21.4mA，且在8.6mA～31.6mA之间可设，负载为50Ω阻抗，通过阻抗比为1：1的
变压器后变为单端信号，通过70MHz的无源带通滤波器7BM65-70/T35滤波，
无源滤波器使用和上行中频输入通道相同的带通滤波器，有0.9dB的插损，带通滤波器输出做交流耦合后，使用射随电路驱动，串行匹配后输出，驱动电路如图4所示，输出为50Ω
串联匹配，故输出信号的还有6dB的衰减。要求输出功率为0dBm～-60dBm可设，因为输出为50Ω串联匹配故会带来6dB的衰减。所以带通滤波器的输出功率应为因为输出带通滤波器有0.9dB的衰减，所以AD9788输出的功率对应的应该为6.9dBm～-53.1dBm，最大输出功率6.9dBm时对应的50Ω阻抗上电流为：
[0038]
[0039] 保留一定冗余，设置AD9788的最大输出电流为30mA，即可满足输出最大输出功率0dBm的要求，
[0040] -53.1dBm对应的50Ω阻抗上电流为：
[0041]
[0042] 当最大输出电流为30mA时，在50Ω阻抗上输出-59.1dBm功率需要的DA位宽为：
[0043]
[0044] N为自然数，推导后可得：
[0045]
[0046] 利用DAC的12Bit表示调制信号(损失4Bit的
分辨率)，能够提供足够的分辨率表示调制信号，不会造成信号
质量严重下降的问题。
[0047] 所以使用AD9788能够满足技术要求中输出功率0dBm～-60dBm之间可设的要求。
[0048] AD9788输出的最小分辨率为：
[0049]
[0050] AD9788输出的最小分辨率远小于输出功率1dB步长可调的要求。AD9788的参考时钟以差分方式输入，其接口形式如图5所示。
[0051] 在高速FMC子板5中，对于高速中频输入接口，根据技术要求，输入扩跳信号带宽为102MHz。综合考虑射频下变频单元的设计实现难度和中频信号采样需求，采用中频正交解调器和高速模数转换器的设计结构来实现对输入回波信号的数字化。针对设计约束条件，中频正交解调器选择ADI公司的ADRF6850。该款正交解调器在内部集成了可小数分频的PLL和VCO，只需提供频率参考即可在内部产生本地混频载波；也可从外部输入具有更优相噪特性的差分载波。ADRF6850的RF输入
频率范围：100MHz至1000MHz，具有具有LO输出接口，能够集成小数N分频PLL和VCO，输入P1dB为12dBm(0dB增益时)，输入IP3为22.5dBm(0dB增益时)，噪声系数为11dB，此外还能可编程HD3/IP3调整，采用基带1dB带宽为250MHz(宽带模式)和
50MHz(窄带模式)。同时采用高速模数转换器来采集720M输入信号，模数转换器芯片选择ADI公司的AD9691。AD9691是一款双通道、14位、1.25GSPS模数转换器。该器件内置片内缓冲器和采样保持电路，双通道模数转换器内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽输入，支持高达1.5GHz的IF信号采样。主要特性包括实现JESD204B编码串行数字输出，每通道总功耗为1.9W，SFDR＝77dBFS(340MHz)，
信噪比(SNR)为63.4dBFS(340MHz，AIN＝-1.0dBFS)，噪声密度为-152.6dBFS/Hz，直流电源采用1.25V、
2.50V和3.3V，具有1.58V p-p差分满量程输入电压，灵活的端接阻抗为400Ω、200Ω、100Ω和50Ω差分，1.5GHz可用模拟输入全功率带宽以及95dB通道隔离/串扰。
[0052] AD9691支持通过SPI接口对其进行参数配置，包括可编程增益、采样偏置、采样偏移等。SPI配置管脚与FPGA相连，由FPGA对其进行工作参数配置管理和状态监测。
[0053] 对于高速FMC子板5中的高速中频输出端口，由于所要求的输出中频频率较高，如果采用高速数模转换器直接输出的方式来实现会有较大的技术难度和
风险，且元器件选型也会受到很大限制。因此，在本方案中采取的技术措施是先用数模转换器将信号输出至一个合适的低中频fIF0，然后利用正交调制器将该低中频信号变频至所要求的中频频点输出。信号链路如下：
[0054] 考虑到本系统具有测距功能，在射频闭环工作时，为了避免在发送过程中产生
相位误差，故考虑采用与输入中频信号一致的输出中频频点，即向射频子系统输出2路1.5GHz中频信号。对于直接播放工作模式，当需要直接输出600MHz中频信号时，则只需改变正交调制器的
本振频率即可。
[0055] 低中频数模转换器输出芯片选择采用ADI公司的AD9144。AD9144是一款四通道、16位、高动态范围数模转换器，提供2.8GSPS最高采样速率。数模转换器输出经过优化，可以与ADI公司的ADRF672x模拟正交调制器无缝接口。其支持输入数据速率超过1GSPS，专有低杂散与失真设计，SFDR＝82dBc(DC IF、-9dBFS时)，具有8通道JESD204B接口，支持双DAC模式(2.8GSPS时)，支持多芯片同步、固定延迟、数据发生器延迟补偿，可选1x、2x、4x、8x插值滤波器，具有输入信号功率检测功能，用于保护下游模拟电路的紧急
制动功能，内置高性能、低噪声
锁相环时钟倍频器，内置数字反sinc滤波器，具有低功耗，具体地为1.6W(1.6GSPS)，1.7W(2.0GSPS)。
[0056] 此外，AD9144提供SPI接口，允许对内部参数进行编程和回读。SPI配置管脚与现场可编程门阵列3的XC6SLX100相连，由现场可编程门阵列3对其进行工作参数配置管理和状态监测。
[0057] 与AD9144配套的正交调制器选择ADI公司的ADRF6720-27。ADRF6720-27在内部集成了可小数分频的PLL和VCO，因此不必额外配置单独的VCO器件，只需提供频率参考信号即可。ADRF6720-27的主要性能参数包括：RF输出频率范围为400MHz至3000MHz，内部LO频率范围为356.25MHz至2855MHz，输出P1dB为10.8dBm(2140MHz)，输出IP3为31.1dBm(2140MHz)，载波馈通为-44.3dBm(2140MHz)，边带抑制为-40.8dBc(2,140MHz)，噪底为-159.5dBm/Hz(2140MHz)，基带1dB调制带宽>1000MHz，基带输入偏置电平为2.68V，电源为3.3V/425mA，同时集成式RF可调谐
巴伦，允许单端RF输出吗，具有多核集成式VCO和HD3/IP3优化，具有边带抑制和载波馈通优化。
[0058] 当工作于采集回放模式或实时卷积回放模式时，模拟器的输入和输出中频频率均为1.5Ghz，此时应保证中频解调器和中频调制器采用相同的本振信号。在本设计中采取的方式是令中频调制器ADRF6720-27工作于内部本振模式，根据输入的系统频率参考产生所需的本振信号，并输出至中频解调器ADRF6820，ADRF6820工作于外部本振模式。
[0059] AD9144和ADRF6720-27均提供SPI接口，允许对内部参数进行编程和回读。SPI配置管脚与现场可编程门阵列31XC6SLX100相连，由现场可编程门阵列3对其进行工作参数配置管理和状态监测。AD9122和ADRF6720-27的参考连接电路如图6所示：
[0060] 此外，该CPCI载板1还包括4路低速DA输出接口6，在CPCI载板1上除了现场可编程门阵列3之外，还包括一数字信号处理模块7(DSP)、一复杂可编程逻辑器件8(Complex Programmable Logic Device，CPLD)、一同步动态随机存储器9(SDRAM)以及时钟管理芯片10，其中，复杂可编程逻辑器件8用于对现场可编程门阵列3和数字信号处理模块7的在线配置、载板上工作时钟配置以及将外置同步动态随机存储器9(SDRAM)连接到数字信号处理模块7的EMIF口上，其中，EMIF接口能够实现数字信号处理模块7与不同类型存储器(SRAM、Flash RAM、DDR-RAM等)的连接，另外，现场可编程门阵列3也连接到数字信号处理模块7的EMIF口，使得数字信号处理模块7能够访问现场可编程门阵列3的内部资源。
[0061] 此外，通用信号处理平台还包括结构相同的LVTTL输入输出接口32路(定制后板数量可扩展)，其配置地用于监视PCM数据和时钟的输出，外部PCM调制时，PCM时钟和数据的输入，该接口还可以用作外部遥控信号的输入，以及测试信号的输入，如：秒脉冲信号，锁定型号、I、Q测试信号等。为了处理高速PCM信号，通用信号处理平台还包括16路结构相同的LVDS输入输出接口(定制后板数量可扩展)，主要用于高速数据和时钟的输入。
[0062] 通用信号处理平台还包括1路外部10M时钟输入和1路10M时钟输出，一路10.23M时钟输入和时钟输出，AD、DA、FPGA都可程控工作在这两个时统之一(如有需要时钟可配置为其他频点)，输入时钟即能够按照设定的优先级自动选择使用外部时钟或板上自带时钟，也能够通过软件控制选择使用外部时钟时钟输入或板卡自带的时钟作为系统的时钟源。
[0063] 该数字信号处理模块7为TI公司的浮点运算数字信号处理模块，该数字信号处理模块7的HPI接口和复杂可编程逻辑器件8相连，该数字信号处理模块7优选为型号为TMS320C6747芯片，数字信号处理模块7的EMIF口上外挂两块外置的EEPRAM，用于数字信号处理模块7的内从扩展，数字信号处理模块7的EMIF口同时和现场可编程门阵列3相连，用于和现场可编程门阵列3之间的数据交换，数字信号处理模块7的程序通过HPI口进行配置，HPI口直接和复杂可编程逻辑器件8相连，通过复杂可编程逻辑器件8译码，这样数字信号处理模块7的配置就不需要经过现场可编程门阵列3中转了，但是数字信号处理模块7想要正常工作，还需要先完成现场可编程门阵列3的配置，因为数字信号处理模块7的时钟是由现场可编程门阵列3提供的使得计算机能够通过PCI接口更新数字信号处理模块7程序，完成数字信号处理模块7程序的动态加载，为了增大数字信号处理模块7的处理能力，为数字信号处理模块7配置128M BYTE片外同步动态随机存储器9，同步动态随机存储器9连接到的数字信号处理模块7的EMIF接口上，同时数字信号处理模块7的EMIF接口连接到现场可编程门阵列3的I/O管脚上，用于访问现场可编程门阵列3内部资源，数字信号处理模块7对同步动态随机存储器9和现场可编程门阵列3的访问通过片选信号进行区分。数字信号处理模块7善于对浮点数进行处理，以及完成状态转换较为复杂的过程的控制，主要用于测距处理单元距离的解算。
[0064] 信号处理平台还包括一FLASH存储器11，用于存储现场可编程门阵列3的配置信息以及板卡的校准信息，FLASH存储器11选用64M Bit的FLASH存储器——ST39VF6401。配置时需要能够通过PCI接口更新FLASH中的数据。
[0065] 为了实现和计算机之间的数据交换使用PLX9054作为PCI接口芯片，完成PCI总线协议和本地总线协议的转换。PLX9054支持32-bit
数据总线，支持DMA操作，支持硬件中断。具有较快的数据读写速度，能够满足地面测试设备数据交换的要求。
[0066] 复杂可编程逻辑器件8(CPLD)配置地用于对PCI总线、地址总线进行译码等操作，使用复杂可编程逻辑器件8进行本地译码的主要目的是使得计算机能够通过PCI总线实现现场可编程门阵列3和数字信号处理模块7固件程序的动态加载，这样设备的硬件的升级和工作模式的切换可通过PCI总线加载的方式更新硬件的配置程序，不用打开机箱，就能完成设备的升级。此外，复杂可编程逻辑器件8还配置地用于完成对时钟管理芯片的访问及初始化，系统的时钟想要正常工作，必须要经过正确的配置之后才能够输出正确的时钟，复杂可编程逻辑器件8有自身的工作时钟，上电就可以完成配置，通过复杂可编程逻辑器件8配置完时钟管理芯片，系统时钟正常工作之后，系统才能正常工作；复杂可编程逻辑器件8还需要完成对现场可编程门阵列3内部寄存器的读写。
[0067] 当然，以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
