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一种基于FPGA的 PCI总线 控制器及控制方法

阅读：158发布：2020-05-08

专利汇可以提供一种基于FPGA的 PCI总线控制器及控制方法专利检索，专利查询，专利分析的服务。并且本发明公开的属于 PCI总线控制器技术领域，具体为一种基于FPGA的PCI总线控制器，包括微处理器、混合逻辑模块、状态机、管道线寄存器和输出寄存器，所述微处理器电性双向连接有存储模块、所述混合逻辑模块、多路配置模块、奇偶校验模块、重新计数模块、基地址检验模块和所述状态机，所述微处理器电性双向连接所有PCI总线，所述微处理器电性输入连接所述输出寄存器，所述状态机电性输出连接所述管道线寄存器，所述管道线寄存器电性输出连接所述输出寄存器，该发明简化了控制器的结构，降低了硬件设计的难度，实现了用户逻辑所占比重的综合效果。，下面是一种基于FPGA的 PCI总线控制器及控制方法专利的具体信息内容。

权利要求

1.一种基于FPGA的 PCI总线控制器及控制方法，其特征在于：包括微处理器(100)、混合逻辑模块(200)、状态机(300)、管道线寄存器(400)和输出寄存器(500)，所述微处理器(100)电性双向连接有存储模块(110)、所述混合逻辑模块(200)、多路配置模块(210)、奇偶校验模块(220)、重新计数模块(230)、基地址检验模块(240)和所述状态机(300)，所述微处理器(100)电性双向连接所有PCI总线(120)，所述微处理器(100)电性输入连接所述输出寄存器(500)，所述状态机(300)电性输出连接所述管道线寄存器(400)，所述管道线寄存器(400)电性输出连接所述输出寄存器(500)。
2.根据权利要求1所述的一种基于FPGA的PCI总线控制器及控制方法，其特征在于：所述管道线寄存器(400)包括状态寄存器(410)、命令寄存器(420)、基址寄存器(430)、中断寄存器(440)和其它寄存器(450)，所述状态寄存器(410)、所述命令寄存器(420)、所述基址寄存器(430)、所述中断寄存器(440)和所述其它寄存器(450)均电性输入连接所述状态机(300)，所述状态寄存器(410)、所述命令寄存器(420)、所述基址寄存器(430)、所述中断寄存器(440)和所述其它寄存器(450)均电性输出连接所述输出寄存器(500)。
3.根据权利要求1所述的一种基于FPGA的PCI总线控制器及控制方法，其特征在于：所述混合逻辑模块(200)包括PCI地址寄存器、CBE寄存器和IDAEL寄存器。
4.根据权利要求1所述的一种基于FPGA的PCI总线控制器及控制方法，其特征在于：所述基地址检验模块(240)用来控制只写寄存器Regl0h通过基址0,寄存器Regl4h通过基址1，其次，用来在基址0和1处来解码并且声明一个信号来通知所述状态机(300)。
5.一种根据权利要求1-4任一项所述的基于FPGA的PCI总线控制器的控制方法，其特征在于：该基于FPGA的PCI总线控制器的控制方法步骤如下：
利用所述微处理器(100)接收在所述PCI总线(120)上的多路地址线上传输信号，并识别出微控制器的当前操作指向的地址；
利用所述多路配置模块(210)控制数据写入到所述管道线寄存器(400)的时间，以及传输到所述PCI总线(120)上的时机；
利用所述基地址检验模块(240)用来控制只写寄存器Regl0h通过基址0,寄存器Regl4h通过基址1，其次，用来在基址0和1处来解码并且声明一个信号来通知所述状态机(300)，利用所述状态机(300)控制总线时序和数据的交换；
所述重新计数模块(230)用于如果所述状态机(300)接受一个读或者写操作,那么必须在16个时钟周期提供或者接受数据，如果所述状态机(300)接受了操作,在12个时钟周期,那么所述状态机(300)将要重新开始；
当基于所述多种类型的寄存器的取值指示所述状态机(300)工作状态为数据接收状态时，接收所述PCI总线(120)上发送的总线数据，对所述总线数据进行数据采样、数据解码和数据校验，并保存校验正确的所述总线数据，以使所述微处理器(100)从所述状态机(300)中获取到校验正确的所述总线数据。

说明书全文

一种基于FPGA的PCI总线 控制器及控制方法

技术领域

[0001] 本发明涉及PCI总线控制器技术领域，具体为一种基于FPGA的PCI总线控制器及控制方法。

背景技术

[0002] FPGA设计不是简单的芯片研究，主要是利用FPGA的模式进行其他行业产品的设计，与ASIC不同，FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析，结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向，对我国科技水平的全面提高具有非常重要的推动作用。

[0003] 与传统模式的芯片设计进行对比，FPGA芯片并非单纯局限于研究以及设计芯片，而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲，FPGA本身构成了半定制电路中的典型集成电路，其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上，关于FPGA芯片有必要全面着眼于综合性的芯片优化设计，通过改进当前的芯片设计来增设全新的芯片功能，据此实现了芯片整体构造的简化与性能提升。

[0004] 现有技术当中的PCI总线控制器的结构较为复杂、成本较高，同时加大了也用硬件的设计难度，其次，用户逻辑所占比重较少，因此亟需研发一种基于FPGA的PCI总线控制器及控制方法。

发明内容

[0005] 本部分的目的在于概述本发明的实施方式的一些方面以及简要介绍一些较佳实施方式。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。

[0006] 鉴于上述和/或现有基于FPGA的PCI总线控制器及控制方法中存在的问题，提出了本发明。

[0007] 因此，本发明的目的是提供基于FPGA的PCI总线控制器及控制方法，能够简化了控制器的结构，降低了硬件设计的难度，实现了用户逻辑所占比重。

[0008] 为解决上述技术问题，根据本发明的一个方面，本发明提供了如下技术方案：

[0009] 一种基于FPGA的PCI总线控制器及控制方法，其包括：微处理器、混合逻辑模块、状态机、管道线寄存器和输出寄存器，所述微处理器电性双向连接有存储模块、所述混合逻辑模块、多路配置模块、奇偶校验模块、重新计数模块、基地址检验模块和所述状态机，所述微处理器电性双向连接所有PCI总线，所述微处理器电性输入连接所述输出寄存器，所述状态机电性输出连接所述管道线寄存器，所述管道线寄存器电性输出连接所述输出寄存器。

[0010] 作为本发明所述的基于FPGA的PCI总线控制器的一种优选方案，其中：所述管道线寄存器包括状态寄存器、命令寄存器、基址寄存器、中断寄存器和其它寄存器，所述状态寄存器、所述命令寄存器、所述基址寄存器、所述中断寄存器和所述其它寄存器均电性输入连接所述状态机，所述状态寄存器、所述命令寄存器、所述基址寄存器、所述中断寄存器和所述其它寄存器均电性输出连接所述输出寄存器。

[0011] 作为本发明所述的基于FPGA的PCI总线控制器的一种优选方案，其中：所述混合逻辑模块包括PCI地址寄存器、CBE寄存器和IDAEL寄存器。

[0012] 作为本发明所述的基于FPGA的PCI总线控制器的一种优选方案，其中：所述基地址检验模块用来控制只写寄存器Regl0h通过基址0,寄存器Regl4h通过基址1，其次，用来在基址0和1处来解码并且声明一个信号来通知所述状态机。

[0013] 一种基于FPGA的PCI总线控制器的控制方法，该基于FPGA的PCI总线控制器的控制方法步骤如下：

[0014] 利用所述微处理器接收在所述PCI总线上的多路地址线上传输信号，并识别出微控制器的当前操作指向的地址；

[0015] 利用所述多路配置模块控制数据写入到所述管道线寄存器的时间，以及传输到所述PCI总线上的时机；

[0016] 利用所述基地址检验模块用来控制只写寄存器Regl0h通过基址0,寄存器Regl4h通过基址1，其次，用来在基址0和1处来解码并且声明一个信号来通知所述状态机，利用所述状态机控制总线时序和数据的交换；

[0017] 所述重新计数模块用于如果一个日标设备接受一个读或者写操作,那么必须在个时钟周期提供或者接受数据，如果所述状态机接受了操作,在个时钟周期,那么所述状态机将要重新开始；

[0018] 当基于所述多种类型的寄存器的取值指示所述状态机工作状态为数据接收状态时，接收所述PCI总线上发送的总线数据，对所述总线数据进行数据采样、数据解码和数据校验，并保存校验正确的所述总线数据，以使所述微处理器从所述状态机中获取到校验正确的所述总线数据。

[0019] 与现有技术相比：简化了控制器的结构，降低了硬件设计的难度，实现了用户逻辑所占比重。附图说明

[0020] 为了更清楚地说明本发明实施方式的技术方案，下面将将结合附图和详细实施方式对本发明进行详细说明，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

[0021] 图1为本发明的结构示意图；

[0022] 图2为本发明管道线寄存器的结构框图。

具体实施方式

[0023] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0024] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施方式的限制。

[0025] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

[0026] 本发明提供一种基于FPGA的PCI总线控制器，包括微处理器100、混合逻辑模块200、状态机300、管道线寄存器400和输出寄存器500，所述微处理器100电性双向连接有存储模块110、所述混合逻辑模块200、多路配置模块210、奇偶校验模块220、重新计数模块
230、基地址检验模块240和所述状态机300，所述混合逻辑模块200包括PCI地址寄存器、CBE寄存器和IDAEL寄存器，所述基地址检验模块240用来控制只写寄存器Regl0h通过基址0,寄存器Regl4h通过基址1，其次，用来在基址0和1处来解码并且声明一个信号来通知所述状态机300，所述微处理器100电性双向连接所有PCI总线120，所述微处理器100电性输入连接所述输出寄存器500，所述状态机300电性输出连接所述管道线寄存器400，所述管道线寄存器
400电性输出连接所述输出寄存器500，所述管道线寄存器400包括状态寄存器410、命令寄存器420、基址寄存器430、中断寄存器440和其它寄存器450，所述状态寄存器410、所述命令寄存器420、所述基址寄存器430、所述中断寄存器440和所述其它寄存器450均电性输入连接所述状态机300，所述状态寄存器410、所述命令寄存器420、所述基址寄存器430、所述中断寄存器440和所述其它寄存器450均电性输出连接所述输出寄存器500。

[0027] 一种基于FPGA的PCI总线控制器的控制方法，该基于FPGA的PCI总线控制器的控制方法步骤如下：

[0028] 利用所述微处理器100接收在所述PCI总线120上的多路地址线上传输信号，并识别出微控制器的当前操作指向的地址；

[0029] 利用所述多路配置模块210控制数据写入到所述管道线寄存器400的时间，以及传输到所述PCI总线120上的时机；

[0030] 利用所述基地址检验模块240用来控制只写寄存器Regl0h通过基址0,寄存器Regl4h通过基址1，其次，用来在基址0和1处来解码并且声明一个信号来通知所述状态机300，利用所述状态机300控制总线时序和数据的交换；

[0031] 所述重新计数模块230用于如果一个日标设备接受一个读或者写操作,那么必须在16个时钟周期提供或者接受数据，如果所述状态机300接受了操作,在12个时钟周期,那么所述状态机300将要重新开始；

[0032] 当基于所述多种类型的寄存器的取值指示所述状态机300工作状态为数据接收状态时，接收所述PCI总线120上发送的总线数据，对所述总线数据进行数据采样、数据解码和数据校验，并保存校验正确的所述总线数据，以使所述微处理器100从所述状态机300中获取到校验正确的所述总线数据。

[0033] 该基于FPGA的PCI总线控制器及控制方法简化了控制器的结构，降低了硬件设计的难度，实现了用户逻辑所占比重，具有良好的经济效益。

[0034] 虽然在上文中已经参考实施方式对本发明进行了描述，然而在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，本发明所披露的实施方式中的各项特征均可通过任意方式相互结合起来使用，在本说明书中未对这些组合的情况进行穷举性的描述仅仅是出于省略篇幅和节约资源的考虑。因此，本发明并不局限于文中公开的特定实施方式，而是包括落入权利要求的范围内的所有技术方案。

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