一种SSD主控中的RAID主动加速装置和加速方法
专利汇可以提供一种SSD主控中的RAID主动加速装置和加速方法专利检索，专利查询，专利分析的服务。并且本 发明 公开一种SSD主控中的RAID主动 加速 装置和加速方法，所述加速装置包括总线配置 接口 、总线Master接口、控 制模 块 、异或计算模块和SRAM， 控制模块 根据从总线配置接口得到的信息生成取数计算写结果的状态流程，并且调配Master接口、异或计算模块实现整个流程，然后将状态反馈给总线配置接口；在状态流程中，使能异或计算模块将来自总线的数据和来自SRAM的数据进行异或运算得到相应结果，将运算结果替换SRAM中对应数据。本发明使用 硬件 帮助CPU加速SSD存储中的RAID实现，提高RAID的速度，提高系统效率。，下面是一种SSD主控中的RAID主动加速装置和加速方法专利的具体信息内容。
1.一种SSD主控中的RAID主动加速装置，其特征在于：本装置为直接挂在总线上的主动加速装置，包括以下模块：总线配置接口，用于接收来自CPU的配置信息，也用作CPU读取RAID 加速模块的状态信息、中断信息；总线Master接口，根据控制模块的指令向总线发起数据传输，包括从总线读取源数据、向总线写出异或结果数据；控制模块，根据从总线配置接口得到的信息生成取数计算写结果的状态流程，并且调配Master接口、异或计算模块实现整个流程，然后将状态反馈给总线配置接口；异或计算模块，负责从SRAM中读取中间异或结果与从Master口新读入的数据进行异或并将新结果写入SRAM；SRAM，负责暂存异或运算的中间结果。
2.根据权利要求1所述的SSD主控中的RAID主动加速装置，其特征在于：总线配置接口接收的配置信息包括工作模式、地址信息、页数据长度。
3.根据权利要求1所述的SSD主控中的RAID主动加速装置，其特征在于：控制模块生成的状态流程包括并行的四部分操作，分别为：使能总线Master接口向总线读取数据；使能SRAM并从SRAM中读出与当前总线上对应的数据；使能异或计算模块将来自总线的数据和来自SRAM的数据进行异或运算得到相应结果；将运算结果替换SRAM中对应数据留待下一轮大循环时读出使用。
4.根据权利要求2所述的SSD主控中的RAID主动加速装置，其特征在于：配置信息中的工作模式包括命令队列模式和寄存器模式，若参与异或运算的源数据不大于5组时，使用命令队列模式，若参数异或运算的源数据大于5组，则使用寄存器模式。
5.一种基于权利要求1所述加速装置进行RAID主动加速的方法，其特征在于：包括以下步骤：S01）、 总线配置接口接收来自CPU的配置信息，该配置信息包括工作模式、地址信息和页数据长度；S02）、控制模块根据上述配置信息进入储数状态，启动总线Master接口向总线读取数据，直至取到配置信息中所指定数据长度的数据，与此同时，控制模块使能SRAM，将该笔数据存入SRAM当中缓存；S03）、控制模块进入计算状态，启动内部大循环计数器和小循环计数器，大循环计数器负责计数整个条带的每一页，小循环负责计数某一页在总线上的每个周期，此步骤包括并行的四部分操作：使能Master接口向总线读取数据；使能SRAM并从SRAM中读出与当前总线上对应的数据；使能异或计算模块将来自总线的数据和来自SRAM的数据进行异或运算得到相应结果；将运算结果替换SRAM中对应数据留待下一轮大循环时读出使用；大、小循环都结束时停止上述并行操作；S04）、控制模块进入发数状态，该状态下将最后一轮大循环的所有异或结果发送给总线Master接口，Master接口将数据发送到总线配置接口所指定的地址当中；S05）、控制模块进入空闲状态，更新配置接口中的状态寄存器。
6.根据权利要求5所述的RAID主动加速的方法，其特征在于：配置信息中的工作模式包括命令队列模式和寄存器模式，若参与异或运算的源数据不大于5组时，使用命令队列模式，若参数异或运算的源数据大于5组，则使用寄存器模式。
7.根据权利要求6所述的RAID主动加速的方法，其特征在于：命令队列模式的操作过程为：把需要做异或的各源地址索引和存放结果的目的地址索引，以FIFO条目的形式依次存入命令队列，RAID加速模块对命令队列中的每条命令操作如下：根据源地址，从DRAM或NFC获得数据，并将异或得出的中间校验数据循环替换到内部的SRAM内，当异或结束后，自动将SRAM内的数据搬到FIFO条目中指定的目的地址中。
8.根据权利要求6所述的RAID主动加速的方法，其特征在于：寄存器模式的操作过程为：CPU在配置完源数据地址索引和目的地址索引后启动RAID加速模块读取数据，进行异或操作，搬移异或结果。
9.根据权利要求7所述的RAID主动加速的方法，其特征在于：源地址索引和目的地址索引在命令队列中的存放格式为：
，
SEL为选择码，SRC4 SRC0均是5位宽的源地址索引，以指代32个具体地址，这32个地址~
由CPU配置SRC_ADDR0 SRC_ADDR31来决定，DES是4位宽的目的地址索引，可以指代16个具体~
地址，这16个地址由CPU配置DES_ADDR0 DES_ADDR15来决定；
~
SEL取不同数值时，异或操作不同，具体为：
0或者1：无操作；
2：将SRC0所指代的地址中的数据与SRC11所指代的地址中的数据进行异或操作，并将结果搬运到DES所指代的地址当中；
3：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
4：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，然后再将所得结果与SRC3所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
5：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，然后再将所得结果与SRC3所指代的地址中的数据进行异或操作，然后再将所得结果与SRC4所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
6或者7：异或运算模块在总线配置接口的读数据线上反馈错误提示CPU微码配置错误。
10.根据权利要求9所述的RAID主动加速的方法，其特征在于：只有在命令队列为空时，CPU才可以更改源地址和目的地址的配置，CPU通过读取状态寄存器获得命令队列的空/满状态，根据需求自定义命令队列的深度。
一种SSD主控中的RAID主动加速装置和加速方法
技术领域
背景技术
发明内容
SEL为选择码，SRC4 SRC0均是5位宽的源地址索引，以指代32个具体地址，这32个地址~
由CPU配置SRC_ADDR0 SRC_ADDR31来决定，DES是4位宽的目的地址索引，可以指代16个具体~
地址，这16个地址由CPU配置DES_ADDR0 DES_ADDR15来决定；
~
SEL取不同数值时，异或操作不同，具体为：
0或者1：无操作；
2：将SRC0所指代的地址中的数据与SRC11所指代的地址中的数据进行异或操作，并将结果搬运到DES所指代的地址当中；
3：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
4：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，然后再将所得结果与SRC3所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
5：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，然后再将所得结果与SRC3所指代的地址中的数据进行异或操作，然后再将所得结果与SRC4所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
6或者7：异或运算模块在总线配置接口的读数据线上反馈错误提示CPU微码配置错误。
具体实施方式
总线配置接口AXI_RGF，用于接收来自CPU的配置信息，也用作CPU读取RAID加速模块的状态信息、中断信息；
总线Master接口AXI_MST，根据控制模块的指令向总线发起数据传输，包括从总线读取源数据、向总线写出异或结果数据；
控制模块RAID_CTRL，根据从总线配置接口得到的信息生成取数计算写结果的状态流程，并且调配Master接口、异或计算模块实现整个流程，然后将状态反馈给总线配置接口；
异或计算模块RAID_CAL，负责从SRAM中读取中间异或结果与从Master口新读入的数据进行异或并将新结果写入SRAM；
SRAM，负责暂存异或运算的中间结果。
S01）、 总线配置接口接收来自CPU的配置信息，该配置信息包括工作模式、地址信息和页数据长度；
S02）、控制模块根据上述配置信息进入储数状态，启动总线Master接口向总线读取数据，直至取到配置信息中所指定数据长度的数据，与此同时，控制模块使能SRAM，将该笔数据存入SRAM当中缓存；
S03）、控制模块进入计算状态，启动内部大循环计数器和小循环计数器，大循环计数器负责计数整个条带的每一页，小循环负责计数某一页在总线上的每个周期，此步骤包括并行的四部分操作：使能Master接口向总线读取数据；使能SRAM并从SRAM中读出与当前总线上对应的数据；使能异或计算模块将来自总线的数据和来自SRAM的数据进行异或运算得到相应结果；将运算结果替换SRAM中对应数据留待下一轮大循环时读出使用；大、小循环都结束时停止上述并行操作；
本实施例中，从SRAM中读出的数据是初始值或者之前异或的结果，与来自总线的数据不同。从SRAM中读出与当前总线上对应的数据中的对应是指同一条带的数据。因为总线上有很多数据，包括多channel、 多lun、多plane等Flash单元里的不同数据， 但就做RAID来讲就是只有同一条带的数据才拿来做异或，并且SRAM中存有多个条带的中间异或结果，所以SRAM中的数据与总线上的数据存在基于同一条带的对应关系。Master口是与总线相连接的，中间异或结果存在SRAM中，所以中间异或结果即是从SRAM中读出的对应数据，Master口新读入数据即是总线上的对应数据。来自总线的数据和来自SRAM的数据是同一条带上的数据。
为选择码，SRC4 SRC0均是5位宽的源地址索引，以指代32个具体地址，这32个地址由CPU配~
置SRC_ADDR0 SRC_ADDR31来决定，DES是4位宽的目的地址索引，可以指代16个具体地址，这~
16个地址由CPU配置DES_ADDR0 DES_ADDR15来决定；
~
SEL取不同数值时，异或操作不同，具体为：
0或者1：无操作；
2：将SRC0所指代的地址中的数据与SRC11所指代的地址中的数据进行异或操作，并将结果搬运到DES所指代的地址当中；
3：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
4：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，然后再将所得结果与SRC3所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
5：将SRC0所指代的地址中的数据先与SRC1所指代的地址中的数据进行异或操作，然后将所得结果与SRC2所指代的地址中的数据进行异或操作，然后再将所得结果与SRC3所指代的地址中的数据进行异或操作，然后再将所得结果与SRC4所指代的地址中的数据进行异或操作，完成后将最终异或结果搬运到DES所指代的地址当中；
6或者7：异或运算模块在总线配置接口的读数据线上反馈错误提示CPU微码配置错误。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 一种车用喷油器电磁阀驱动电路的故障诊断系统及方法 | 2020-05-11 | 796 |
| 一种电话套接式电话机器人系统 | 2020-05-12 | 814 |
| 具有地址转译快取的处理器及其操作方法 | 2020-05-13 | 954 |
| 共享错误检测和校正存储器 | 2020-05-15 | 12 |
| 一种报文转发方法及装置 | 2020-05-08 | 992 |
| 微处理器及其执行方法 | 2020-05-13 | 904 |
| 可从过多的近似计算误差中恢复的处理器 | 2020-05-15 | 69 |
| 信息处理方法及电子设备 | 2020-05-14 | 801 |
| 一种基于位置营销的广告推送系统 | 2020-05-12 | 252 |
| 数据处理装置及数据处理方法 | 2020-05-12 | 722 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
