竖直存储器件
阅读：411发布：2020-05-11
专利汇可以提供竖直存储器件专利检索，专利查询，专利分析的服务。并且一种竖直 存储器 件包括：衬底上的 导线 、第一 半导体 图案和第二半导体图案、第一焊盘和第二焊盘、第一 电极 和第二电极、第三电极及第一划分图案。导线沿竖直方向堆叠并沿第一方向延伸。第一半导体图案和第二半导体图案沿竖直方向延伸穿过导线。第一焊盘和第二焊盘形成在第一半导体图案和第二半导体图案上。第一电极和第二电极电连接到第一焊盘和第二焊盘。第三电极电连接到导线中的第一导线。第一划分图案沿第二方向延伸，延伸穿过并划分第一导线。在平面视图中，第一半导体图案和第二半导体图案及第一导线设置在第一划分图案的一侧。，下面是竖直存储器件专利的具体信息内容。
1.一种竖直存储器件，包括：
堆叠在衬底上的导线，所述导线在垂直于所述衬底的上表面的竖直方向上彼此间隔开，每条所述导线沿平行于所述衬底的所述上表面的第一方向纵向延伸；
第一半导体图案和第二半导体图案，沿所述竖直方向延伸穿过所述导线；
第一焊盘和第二焊盘，分别在所述第一半导体图案和所述第二半导体图案上；
第一电极和第二电极，分别电连接到所述第一焊盘和所述第二焊盘；
第三电极，电连接到所述导线中的第一导线；以及
第一划分图案，沿平行于所述衬底的所述上表面并与所述第一方向交叉的第二方向纵向延伸，所述第一划分图案延伸穿过并划分所述第一导线，
其中在平面视图中，所述第一半导体图案和所述第二半导体图案以及所述第一导线设置在所述第一划分图案的一侧。
2.根据权利要求1所述的竖直存储器件，其中所述第一导线设置在所述导线分别所设置于的层中的最上层。
3.根据权利要求1所述的竖直存储器件，其中所述第一导线设置在所述导线分别所设置于的层中从上至下的第二层。
4.根据权利要求1所述的竖直存储器件，其中所述第一划分图案纵向延伸穿过所述导线中最上层和从上至下第二层的导线。
5.根据权利要求1所述的竖直存储器件，
其中在所述第一方向上设置多个第一划分图案，所述多个第一划分图案中的每个第一划分图案划分所述第一导线，以及
其中在所述第一方向上形成多个第一半导体图案、多个第二半导体图案、多个第一电极、多个第二电极和多个第三电极。
6.根据权利要求1所述的竖直存储器件，还包括：
连接到所述第一划分图案的第二划分图案，所述第二划分图案沿所述第一方向延伸以穿透并划分所述第一导线。
7.根据权利要求6所述的竖直存储器件，
其中所述第一划分图案包括在所述第一方向上彼此间隔开的一对第一划分图案，以及其中所述第一半导体图案和所述第二半导体图案以及所述第一导线形成在所述一对第一划分图案之间的空间中。
8.根据权利要求7所述的竖直存储器件，其中所述第二划分图案与所述一对第一划分图案交叉，以将所述一对第一划分图案之间的空间划分为两个空间。
9.根据权利要求8所述的竖直存储器件，其中在平面视图中，所述第一半导体图案和所述第二半导体图案以及所述第一电极至所述第三电极设置在由所述一对第一划分图案和所述第二划分图案形成的所述两个空间中的一个空间中。
10.根据权利要求8所述的竖直存储器件，其中在平面视图中，所述第一半导体图案和所述第二半导体图案以及所述第一电极至所述第三电极设置在由所述一对第一划分图案和所述第二划分图案形成的所述两个空间中的每个空间中。
11.根据权利要求1所述的竖直存储器件，还包括：
第三半导体图案，所述第三半导体图案共同接触所述第一半导体图案和所述第二半导体图案的下部表面，以将所述第一半导体图案和所述第二半导体图案彼此连接。
12.根据权利要求11所述的竖直存储器件，
其中所述第一划分图案包括在所述第一方向上彼此间隔开的一对第一划分图案，以及其中在平面视图中，所述第三半导体图案设置在所述一对第一划分图案之间。
13.根据权利要求1所述的竖直存储器件，还包括：
所述衬底上的电路图案；
覆盖所述电路图案的层间绝缘层；
所述层间绝缘层上的基础图案；以及
第三半导体图案，共同接触所述第一半导体图案和所述第二半导体图案的下部表面，以将所述第一半导体图案和所述第二半导体图案彼此连接；
其中所述导线堆叠在所述基础图案上，以及
其中所述第一半导体图案至所述第三半导体图案、所述第一焊盘和所述第二焊盘以及所述第一导线形成晶体管。
14.根据权利要求1所述的竖直存储器件，其中源极电压被施加到所述第一电极，漏极电压被施加到所述第二电极，以及栅极电压被施加到所述第三电极。
15.根据权利要求1所述的竖直存储器件，其中一定的电压被施加到所述导线中除所述第一导线之外的第二导线，施加到所述第二导线的所述电压不同于施加到所述第一导线的电压。
16.根据权利要求15所述的竖直存储器件，还包括电连接到所述第二导线的第四电极。
17.一种竖直存储器件，包括：
堆叠在衬底上的导线，所述导线在垂直于所述衬底的上表面的竖直方向上彼此间隔开，每条所述导线沿平行于所述衬底的所述上表面的第一方向纵向延伸；
半导体图案，沿所述竖直方向延伸穿过所述导线；
导电焊盘，分别在所述半导体图案上；
源电极和漏电极，分别电连接到所述导电焊盘中的第一焊盘和第二焊盘；
栅电极，电连接到所述导线中的第一导线；以及
一对第一划分图案，所述一对第一划分图案中的每个第一划分图案沿第二方向纵向延伸并划分所述第一导线，所述第二方向平行于所述衬底的所述上表面并与所述第一方向交叉，
其中所述半导体图案中分别在所述第一焊盘和所述第二焊盘下的第一半导体图案和第二半导体图案彼此连接，以及
其中在平面视图中，所述第一焊盘和所述第二焊盘、所述第一半导体图案和所述第二半导体图案以及所述第一导线设置在所述一对第一划分图案之间以形成晶体管。
18.根据权利要求17所述的竖直存储器件，其中所述第一导线设置在所述导线分别所设置于的层中的最上层。
19.根据权利要求17所述的竖直存储器件，其中所述第一半导体图案和所述第二半导体图案通过所述衬底上共同接触所述第一半导体图案和所述第二半导体图案的下部表面的第三半导体图案彼此连接。
20.根据权利要求19所述的竖直存储器件，其中在平面视图中，所述第三半导体图案设置在所述一对第一划分图案之间。
21.一种竖直存储器件，包括：
导线，所述导线沿垂直于衬底的上表面的竖直方向堆叠在所述衬底上，所述衬底包括第一区和第二区；
沟道，沿所述竖直方向延伸穿过所述导线；
导电焊盘，分别在所述沟道上，所述导电焊盘包括所述衬底的所述第一区上的第一焊盘以及所述衬底的所述第二区上的第二焊盘和第三焊盘；
第一布线，用于向所述衬底的所述第一区上的所述第一焊盘施加第一信号；
第二布线和第三布线，用于分别向所述衬底的所述第二区上的所述第二焊盘和所述第三焊盘施加第二信号和第三信号，所述第二布线和所述第三布线不同于所述第一布线；以及
第四布线，用于向所述衬底的所述第二区上的所述导线中的一条导线的一部分施加第四信号，
其中所述第二焊盘和所述第三焊盘、分别在所述第二焊盘和所述第三焊盘下的所述沟道以及所述一条导线的所述部分形成晶体管。
22.根据权利要求21所述的竖直存储器件，还包括：
所述衬底上的电路图案；
覆盖所述电路图案的层间绝缘层；以及
所述层间绝缘层上的基础图案，
其中所述导线堆叠在所述基础图案上。
23.根据权利要求21所述的竖直存储器件，
其中所述导线包括分别在所述衬底的所述第一区和所述第二区上的第一导线和第二导线，所述第一导线和所述第二导线均沿平行于所述衬底的所述上表面的第一方向延伸，以及
其中所述第一导线和所述第二导线在平行于所述衬底的所述上表面并与所述第一方向交叉的第二方向上通过公共源极线彼此间隔开，所述公共源极线沿所述第一方向纵向延伸。
24.根据权利要求23所述的竖直存储器件，还包括：第五布线，用于向每条所述第一导线施加第五信号。
25.根据权利要求23所述的竖直存储器件，其中所述第一导线包括顺序堆叠在所述衬底上的地选择线、字线和串选择线。
竖直存储器件
[0001] 相关申请的交叉引用
技术领域
[0003] 本发明构思涉及竖直存储器件及其制造方法。
背景技术
[0004] 为了提高VNAND闪存器件的集成度，栅电极在衬底上堆叠的层数增加，并且其中形成存储单元的单元区的面积减小。然而，为了提高集成度，减小其中形成用于驱动存储单元的电路图案的电路区的面积也是有用的。
发明内容
[0005] 示例实施例提供了一种具有良好特性的竖直存储器件。
[0006] 示例实施例提供了一种制造具有良好特性的竖直存储器件的方法。
[0007] 根据一些示例实施例，本公开涉及一种竖直存储器件，包括：堆叠在衬底上的导线，导线在垂直于衬底的上表面的竖直方向上彼此间隔开，每条导线沿平行于衬底的上表面的第一方向纵向延伸；第一半导体图案和第二半导体图案，沿竖直方向延伸穿过导线；第一焊盘和第二焊盘，分别在第一半导体图案和第二半导体图案上；第一电极和第二电极，分别电连接到第一焊盘和第二焊盘；第三电极，电连接到导线中的第一导线；以及第一划分图案，沿平行于衬底的上表面并与第一方向交叉的第二方向纵向延伸，第一划分图案延伸穿过并划分第一导线，其中在平面视图中，第一半导体图案和第二半导体图案以及第一导线设置在第一划分图案的一侧。
[0008] 根据一些示例实施例，本公开涉及一种竖直存储器件，包括：堆叠在衬底上的导线，导线在垂直于衬底的上表面的竖直方向上彼此间隔开，每条导线沿平行于衬底的上表面的第一方向纵向延伸；半导体图案，沿竖直方向延伸穿过导线；导电焊盘，分别在半导体图案上；源电极和漏电极，分别电连接到导电焊盘中的第一焊盘和第二焊盘；栅电极，电连接到导线中的第一导线；以及一对第一划分图案，该对第一划分图案中的每个第一划分图案沿第二方向纵向延伸并划分第一导线，第二方向平行于衬底的上表面并与第一方向交叉，其中半导体图案中分别在第一焊盘和第二焊盘下的第一半导体图案和第二半导体图案彼此连接，以及其中在平面视图中，第一焊盘和第二焊盘、第一半导体图案和第二半导体图案以及第一导线设置在该对第一划分图案之间以形成晶体管。
[0009] 根据一些示例实施例，本公开涉及一种竖直存储器件，包括：导线，沿垂直于衬底的上表面的竖直方向堆叠在衬底上，衬底包括第一区和第二区；沟道，沿竖直方向延伸穿过导线；导电焊盘，分别在沟道上，导电焊盘包括衬底的第一区上的第一焊盘以及衬底的第二区上的第二焊盘和第三焊盘；第一布线，用于向衬底的第一区上的第一焊盘施加第一信号；第二布线和第三布线，用于分别向衬底的第二区上的第二焊盘和第三焊盘施加第二信号和第三信号，第二布线和第三布线不同于第一布线；第四布线，用于向衬底的第二区上的导线中的一条导线的一部分施加第四信号，其中第二焊盘和第三焊盘、分别在第二焊盘和第三焊盘下的沟道以及这一条导线的该部分形成晶体管。
[0010] 根据一些示例实施例，本公开涉及一种竖直存储器件，包括：衬底上的电路图案；覆盖电路图案的层间绝缘层；层间绝缘层上的基础图案；导线，沿垂直于衬底的上表面的竖直方向堆叠在基础图案上；第一半导体图案和第二半导体图案，沿竖直方向延伸穿过导线；
第三半导体图案，共同接触第一半导体图案和第二半导体图案的下部表面，以将第一半导体图案和第二半导体图案彼此连接；第一焊盘和第二焊盘，分别在第一半导体图案和第二半导体图案上；第一电极和第二电极，分别电连接到第一焊盘和第二焊盘；以及第三电极，电连接到导电线中的第一导线，其中第一至第三半导体图案、第一焊盘和第二焊盘以及第一导线形成晶体管。
第三半导体图案，共同接触第一半导体图案和第二半导体图案的下部表面，以将第一半导体图案和第二半导体图案彼此连接；第一焊盘和第二焊盘，分别在第一半导体图案和第二半导体图案上；第一电极和第二电极，分别电连接到第一焊盘和第二焊盘；以及第三电极，电连接到导电线中的第一导线，其中第一至第三半导体图案、第一焊盘和第二焊盘以及第一导线形成晶体管。
[0011] 根据一些示例实施例，本公开涉及一种竖直存储器件，包括：包括第一区和第二区的衬底上的电路图案；覆盖电路图案的层间绝缘层；层间绝缘层上的基础图案；导线，沿垂直于衬底的上表面的竖直方向堆叠在基础图案上；沟道，沿竖直方向延伸穿过导线；导电焊盘，分别在沟道上，导电焊盘包括衬底的第一区上的第一焊盘以及衬底的第二区上的第二焊盘和第三焊盘；第一布线，用于向衬底的第一区上的第一焊盘施加第一信号；第二布线和第三布线，用于分别向衬底的第二区上的第二焊盘和第三焊盘施加第二信号和第三信号，第二布线和第三布线不同于第一布线；以及第四布线，用于向衬底的第二区上的导线中的一条导线施加第四信号，其中第二焊盘和第三焊盘、之下的沟道和这一条导线形成晶体管。
[0012] 根据一些示例实施例，本公开涉及一种制造竖直存储器件的方法，该方法包括：沿垂直于衬底的上表面的竖直方向在衬底上交替重复堆叠绝缘层和第一牺牲层，以形成模具；形成沿竖直方向延伸穿过模具的第一半导体图案和第二半导体图案；分别在第一半导体图案和第二半导体图案上形成第一焊盘和第二焊盘；形成延伸穿过并划分第一牺牲层中至少最上层的一对第一划分图案，该对第一划分图案的每个第一划分图案沿平行于衬底的上表面的第一方向延伸，并且在平面视图中，第一半导体图案和第二半导体图案设置在该对第一划分图案之间；形成沿第二方向延伸穿过模具的开口，第二方向平行于衬底的上表面并与第一方向交叉；用导线置换由开口暴露的第一牺牲层；分别在第一焊盘和第二焊盘上形成第一电极和第二电极；以及在导线中最上层的第一导线的一部分处形成第三电极，第一导线的这一部分位于该对第一划分图案之间。
[0013] 根据一些示例实施例，本公开涉及一种制造竖直存储器件的方法，该方法包括：沿垂直于衬底的上表面的竖直方向在衬底上交替重复堆叠绝缘层和牺牲层，以形成模具，衬底包括第一区和第二区；形成沿竖直方向延伸穿过模具的沟道；分别在沟道上形成导电焊盘，导电焊盘包括衬底的第一区上的第一焊盘以及衬底的第二区上的第二焊盘和第三焊盘；形成穿过模具以暴露衬底的上表面的开口，开口沿平行于衬底的上表面的第一方向延伸；用导线分别置换由开口暴露的牺牲层；形成电连接到衬底的第一区上的第一焊盘的第一布线；形成分别电连接到衬底的第二区上的第二焊盘和第三焊盘的第二布线和第三布线；以及形成电连接到衬底的第二区上的导线中的最上导线的第四布线。
[0014] 根据一些示例实施例，本公开涉及一种制造竖直存储器件的方法，该方法包括：在衬底上形成覆盖电路图案的层间绝缘层；在层间绝缘层上形成基础图案；在基础图案上形成第一牺牲层；沿垂直于衬底的上表面的竖直方向在第一牺牲层上交替重复堆叠绝缘层和第二牺牲层，以形成模具；形成沿竖直方向延伸穿过模具和第一牺牲层的第一半导体图案和第二半导体图案；分别在第一半导体图案和第二半导体图案上形成第一焊盘和第二焊盘；形成穿过模具和第一牺牲层以暴露衬底的上表面的开口，开口沿平行于衬底的上表面的第一方向纵向延伸；用第三半导体图案置换由开口暴露的第一牺牲层；用导线分别置换由开口暴露的第二牺牲层；形成分别电连接到第一焊盘和第二焊盘的第一电极和第二电极；以及形成电连接到导线中最上层的第一导线的第三电极。
[0016] 图1至图18、图19A和图19B是示出根据示例实施例的制造竖直存储器件的方法的平面视图和横截面视图；
[0017] 图20是示出衬底的第二区II上的晶体管的等效电路图；
[0018] 图21至图28是示出根据示例实施例的竖直存储器件的平面视图，并且特别地示出了图1的X区；
[0019] 图29是示出根据示例实施例的竖直存储器件的横截面视图；
[0020] 图30和图31是示出之上可以形成竖直存储器件的衬底的第一区至第三区的布局的平面视图；以及
[0021] 图32、图33、图34A、图34B、图34C和图35是示出根据示例实施例的竖直存储器件的横截面视图。
具体实施方式
[0022] 根据以下参照附图的详细描述，将容易理解根据示例实施例的竖直存储器件及其制造方法的上述和其他方面和特征。
[0023] 图1至图18、图19A和图19B是示出根据示例实施例的制造竖直存储器件的方法的平面视图和横截面视图。具体而言，图1-2、图4、图8、图11、图16和图18是平面视图，图3、图5-7、图9-10、图12-15、图17、图19A和图19B是横截面视图。
[0024] 具体而言，图3、图5-7、图12-15、图17和图19A-19B分别是沿相应平面视图中的线A-A′截取的横截面视图，图9是沿相应平面视图中的线B-B′截取的横截面视图，图10是沿相应平面视图中的线C-C′截取的横截面视图。图7是图6中的Y区和Z区的放大横截面视图，图2至图18和图19A-19B是图1中的X区的图示。
[0025] 在下文中，基本平行于衬底的上表面并且彼此交叉的两个方向可以被分别定义为第一方向和第二方向，基本垂直于衬底的上表面的方向可以被定义为第三方向。在示例实施例中，第一方向和第二方向可以基本彼此垂直。
[0026] 参照图1，衬底100可以包括第一区I、第二区II和第三区III。
[0028] 衬底100的第一区I可以是其中可以形成存储单元的单元阵列区，衬底100的第三区III可以是其中可以形成用于驱动存储单元的电路图案的电路区。衬底100的第二区II也可以是其中可以形成用于驱动存储单元的电路图案的电路区，然而，该电路区的电路图案可以具有与存储单元相似的结构。在示例实施例中，衬底100的第二区II可以沿第一方向纵向延伸。被描述为沿特定方向“纵向”延伸的物件、层、或物件或层的部分具有在该特定方向上的长度以及与该方向垂直的宽度，其中长度大于宽度。
[0029] 在下文中，将仅举例说明包括部分第一区I和部分第二区II的X区。
[0030] 参照图2和图3，可以在衬底100上形成第一牺牲层110和第一绝缘层120，并且可以在第一牺牲层110和第一绝缘层120上交替重复形成第二绝缘层130和第二牺牲层140。因此，多个第二绝缘层130和多个第二牺牲层140可以沿第三方向交替堆叠。图3示出了分八层形成第二绝缘层130以及分七层形成第二牺牲层140，然而，本发明构思不限于此。
[0031] 第一牺牲层110可以包括衬底100的第一区I上的第一部分112以及衬底100的第二区II上连接到第一部分112的第二部分114。在一些实施例中，当在横截面中观察时，第一部分112和第二部分114之间的竖直边界可以位于第一区I和第二区II之间的边界处或附近。在示例实施例中，第一牺牲层110的第二部分114可以沿第二方向纵向延伸，并且可以形成在第一方向上彼此间隔开的多个第二部分114。
[0032] 第一绝缘层120可以形成在衬底100的未形成第一牺牲层110的部分上。
[0033] 第一绝缘层120和第二绝缘层130可以包括氧化物(例如，氧化硅)，第二牺牲层140可以包括相对于第二绝缘层130具有蚀刻选择性的材料(例如，氮化物如氮化硅)，第一牺牲层110可以包括相对于第一绝缘层120和第二绝缘层130以及第二牺牲层140具有蚀刻选择性的材料(例如，硅锗)。
[0034] 可以在最上面的第二绝缘层130上形成光刻胶图案(未示出)，并且可以使用光刻胶图案作为蚀刻掩模来蚀刻最上面的第二绝缘层130和最上面的第二牺牲层140。因此，可以部分地暴露最上面的第二牺牲层140之下的第二绝缘层130。在令光刻胶图案的面积减小给定比例的修整工艺之后，可以使用减小的光刻胶图案作为蚀刻掩模来再次蚀刻最上面的第二绝缘层130、最上面的第二牺牲层140、暴露的第二绝缘层130以及之下的第二牺牲层140。可以重复执行修整工艺和蚀刻工艺以形成模具，模具包括多个台阶，每个台阶可以由衬底100的第一区I和第二区II上的一个第二牺牲层140和一个第二绝缘层130构成。
[0035] 参照图4和图5，可以在衬底100上形成第一层间绝缘层150以覆盖模具，并且可以平坦化第一层间绝缘层150的上部。
[0036] 平坦化工艺可以通过例如化学机械抛光(CMP)工艺和/或回蚀工艺来执行，直到可以暴露最上面的第二绝缘层130的上表面或达到高于最上面的第二绝缘层130的上表面的高度。
[0037] 可以在第一层间绝缘层150上形成第一掩模(未示出)，并且可以使用第一掩模作为蚀刻掩模来蚀刻第一层间绝缘层150、第二绝缘层130、第二牺牲层140、第一牺牲层110和第一绝缘层120，以形成分别暴露衬底100的第一区I和第二区II的上表面的第一沟道孔160和第二沟道孔170。在一些实施例中，第一沟道孔160和第二沟道孔170可以凹进至衬底100的最上顶表面之下。
[0038] 可以在第一方向和第二方向上均形成多个第二沟道孔170，以形成第二沟道孔阵列。在示例实施例中，第二沟道孔阵列可以包括第一沟道孔列170a和第二沟道孔列170b，第一沟道孔列170a包括在第一方向上设置的若干第二沟道孔170，第二沟道孔列170b包括在第一方向上设置的若干第二沟道孔170并在第二方向上与第一沟道孔列170a间隔开。第一沟道孔列170a中包括的第二沟道孔170可以设置为关于第一方向与第二沟道孔列170b中包括的第二沟道孔170成锐角。
[0039] 第一沟道孔列170a和第二沟道孔列170b可以在第二方向上交替重复设置。图4示出了在第二方向上交替设置的五个第一沟道孔列170a和四个第二沟道孔列170b，以形成第二沟道孔组，然而，本发明构思不限于此。
[0040] 在下文中，第二沟道孔组中在第二方向上设置的四个沟道孔列可以按顺序分别被称为第一沟道孔列170a、第二沟道孔列170b、第三沟道孔列170c和第四沟道孔列170d，第二沟道孔组中处于第二方向上中心位置处的一个沟道孔列可以被称为第五沟道孔列170e，第二沟道孔组中在第二方向上设置的另外四个沟道孔列可以同样按顺序分别被称为第一沟道孔列170a、第二沟道孔列170b、第三沟道孔列170c和第四沟道孔列170d。在第二方向上设置的第一沟道孔列170a、第二沟道孔列170b、第三沟道孔列170c和第四沟道孔列170d可以限定一个沟道孔块。
[0041] 在示例实施例中，至少一个第二沟道孔行可以延伸穿过第一牺牲层110的第二部分114，每个第二沟道孔行可以包括在第二方向上设置的若干第二沟道孔170。例如，每个第二沟道孔行可以包括中心轴在第二方向上彼此对准的沟道孔170，并且这些第二沟道孔行中的至少一行的沟道孔170可以延伸穿过第二部分114并且凹进至衬底100的最上顶表面之下。
[0042] 类似于衬底100的第二区II上包括第二沟道孔170的第二沟道孔阵列，可以限定包括第一沟道孔160的第一沟道孔阵列。第一沟道孔阵列可以包括在第二方向上彼此间隔开的多个第一沟道孔组，每个第一沟道孔组可以包括沟道孔块，沟道孔块例如包括第一沟道孔列160a、第二沟道孔列160b、第三沟道孔列160c和第四沟道孔列160d，它们在第二方向上设置在第五沟道孔列(未示出)的相对两侧的每一侧。
[0043] 参照图6和图7，在去除第一掩模之后，可以在第一沟道孔160和第二沟道孔170的侧壁、衬底100的上表面和第一层间绝缘层150的上表面上顺序地形成第一阻挡层、电荷存储层、隧道绝缘层和第一间隔物层(未示出)。可以各向异性地蚀刻第一间隔物层，以在第一沟道孔160和第二沟道170的侧壁上形成第一间隔物(未示出)。在第一沟道孔160中，可以使用第一间隔物作为蚀刻掩模来蚀刻隧道绝缘层、电荷存储层和第一阻挡层，以在衬底100的上表面和每个第一沟道孔160的侧壁上分别形成底端开口的杯形的第一隧道绝缘图案202、第一电荷存储图案192和第一阻挡图案182，它们可以形成第一电荷存储结构212。另外，在第二沟道孔170中，可以使用第一间隔物作为蚀刻掩模来蚀刻隧道绝缘层、电荷存储层和第一阻挡层，以在衬底100的上表面和每个第二沟道孔170的侧壁上分别形成底端开口的杯形的第二隧道绝缘图案204、第二电荷存储图案194和第二阻挡图案184，它们可以形成第二电荷存储结构214。第一隧道绝缘图案202、第一电荷存储图案192和第一阻挡图案182的顶表面可以位于最上面的第二绝缘层130的上表面和下表面之间的某一竖直高度(例如，高于下表面且低于上表面)。第二隧道绝缘图案204、第二电荷存储图案194和第二阻挡图案184的顶表面可以位于最上面的第二绝缘层130的上表面和下表面之间的某一竖直高度(例如，高于下表面且低于上表面)。在一些实施例中，第一隧道绝缘图案202、第一电荷存储图案192、第一阻挡图案182、第二隧道绝缘图案204、第二电荷存储图案和第二阻挡图案184的顶表面可以彼此共面。
[0044] 第一阻挡层和隧道绝缘层可以包括氧化物例如氧化硅，电荷存储层可以包括氮化物例如氮化硅。
[0045] 在去除第一间隔物之后，可以在衬底100的暴露上表面、第一隧道绝缘图案202和第二隧道绝缘图案204以及第一层间绝缘层150上形成第一半导体层，可以在第一半导体层上形成填充层以填充第一沟道孔和第二沟道孔的剩余部分。
[0046] 第一半导体层可以是例如多晶硅或非晶硅，填充层可以包括氧化物例如氧化硅。当第一半导体层包括非晶硅时，可以进一步执行激光外延生长(LEG)工艺或固相外延(SPE)工艺，使得非晶硅可以转化为晶体硅。
[0047] 可以平坦化填充层和第一半导体层，直到暴露第一层间绝缘层150的上表面，从而可以形成第一填充图案232以填充每个第一沟道孔160，并且在每个第一沟道孔160中第一半导体层可以转变为第一沟道222。另外，通过平坦化填充层和第一半导体层，可以形成第二填充图案234以填充每个第二沟道孔170，并且在每个第二沟道孔170中第一半导体层可以转变为第二沟道224。
[0048] 因此，第一电荷存储结构212、第一沟道222和第一填充图案232可以顺序地堆叠在衬底100上每个第一沟道孔160中，第二电荷存储结构214、第二沟道224和第二填充图案234可以顺序地堆叠在衬底100上每个第二沟道孔170中。第一沟道222和第二沟道224均可以具有杯形。在一些实施例中，第一沟道222和第二沟道224可以延伸到低于第一电荷存储结构212和第二电荷存储结构214的底部中的开口。
[0049] 由于其中分别形成第一沟道222和第二沟道224的第一沟道孔160和第二沟道孔170可以形成第一沟道孔阵列和第二沟道孔阵列，因此第一沟道222和第二沟道224也可以分别形成第一沟道阵列和第二沟道阵列。第一沟道阵列可以包括与上述第一沟道孔列
160a、第二沟道孔列160b、第三沟道孔列160c和第四沟道孔列160d以及第五沟道孔列相对应的第一沟道列222a、第二沟道列222b、第三沟道列222c和第四沟道列222d(参照图8)以及第五沟道列。同样，第二沟道阵列可以包括与上述第一沟道孔列170a、第二沟道孔列170b、第三沟道孔列170c、第四沟道孔列170d和第五沟道孔列170e相对应的第一沟道列224a、第二沟道列224b、第三沟道列224c、第四沟道列224d和第五沟道列224e(参照图8)[0050] 第一沟道222和第二沟道224可以包括半导体材料例如多晶硅，因此可以分别被称为第一半导体图案222和第二半导体图案224。
160a、第二沟道孔列160b、第三沟道孔列160c和第四沟道孔列160d以及第五沟道孔列相对应的第一沟道列222a、第二沟道列222b、第三沟道列222c和第四沟道列222d(参照图8)以及第五沟道列。同样，第二沟道阵列可以包括与上述第一沟道孔列170a、第二沟道孔列170b、第三沟道孔列170c、第四沟道孔列170d和第五沟道孔列170e相对应的第一沟道列224a、第二沟道列224b、第三沟道列224c、第四沟道列224d和第五沟道列224e(参照图8)[0050] 第一沟道222和第二沟道224可以包括半导体材料例如多晶硅，因此可以分别被称为第一半导体图案222和第二半导体图案224。
[0051] 可以去除包括第一填充图案232、第一沟道222和第一电荷存储结构212的第一结构的上部以形成第一沟槽，并且可以形成第一焊盘242以填充第一沟槽。同样地，可以去除包括第二填充图案234、第二沟道224和第二电荷存储结构214的第二结构的上部以形成第二沟槽，并且可以形成第二焊盘244以填充第二沟槽。
[0052] 在示例实施例中，第一焊盘242和第二焊盘244可以包括导电材料，例如掺杂有n型或p型杂质的多晶硅。
[0053] 参照图8至图10，可以穿过第一层间绝缘层150、最上面的第二牺牲层140、最上面的第二绝缘层130、从上至下第二层的第二牺牲层140(例如，第二牺牲层140中最上层的下一层)和从上至下第二层的第二绝缘层130(例如，第二绝缘层130中最上层的下一层)来形成划分图案结构250。
[0054] 在示例实施例中，划分图案结构250可以包括衬底100的第二区II上的第一划分图案252和第二划分图案254。第一划分图案252可以沿第一方向纵向延伸，第二划分图案254可以从第一划分图案252沿第二方向纵向延伸。在一些实施例中，第一划分图案252可以与第二划分图案254交叉。第一划分图案252和第二划分图案254可以划分第二牺牲层140中最上面的若干层(例如，最上层和从上至下第二层的第二牺牲层140)。在示例实施例中，第一划分图案252可以延伸穿过第二沟道阵列中包括的第五沟道列224e中的若干第二沟道224。
[0055] 在示例实施例中，可以在衬底100的第二区II上形成在第一方向上彼此间隔开的至少一对第二划分图案254。例如，至少一对第二划分图案254可以彼此平行。第一划分图案252和第二划分图案254的顶表面可以与第一层间绝缘层150的顶表面共面。第一划分图案
252和第二划分图案254的侧表面可以是基本竖直的(例如，垂直于衬底100的顶表面)。在平面视图中，该对第二划分图案254之间的空间可以与第一牺牲层110的第二部分114重叠。
252和第二划分图案254的侧表面可以是基本竖直的(例如，垂直于衬底100的顶表面)。在平面视图中，该对第二划分图案254之间的空间可以与第一牺牲层110的第二部分114重叠。
[0056] 可以形成在第一方向上彼此间隔开的多对第二划分图案254，其可以通过沿第一方向纵向延伸的第一划分图案252彼此连接。第一牺牲层110的第二部分114可以与一对第二划分图案254之间的空间相对应地形成。
[0057] 可以在衬底100的第一区I上形成沿第一方向纵向延伸第三划分图案(未示出)，其可以延伸穿过第一沟道阵列中包括的第五沟道列中的若干第一沟道222。
[0058] 在附图中，第一划分图案252和第二划分图案254以及第三划分图案延伸到第二层的第二牺牲层140；然而，本发明构思不限于此。例如，第一划分图案252和第二划分图案254以及第三划分图案延伸到最上面的第二牺牲层140。
[0059] 第一划分图案252和第二划分图案254以及第三划分图案可以包括氧化物例如氧化硅。
[0060] 参照图11和图12，可以在第一层间绝缘层150、划分图案结构250以及第一焊盘242和第二焊盘244上形成第二层间绝缘层260。
[0061] 可以在第二层间绝缘层260上形成第二掩模(未示出)，并且可以穿过第二层间绝缘层260、第一层间绝缘层150、第二绝缘层130、第二牺牲层140、第一牺牲层110和第一绝缘层120形成开口270以暴露衬底100的上表面。第二层间绝缘层260可以包括氧化物例如氧化硅，因此可以与第一层间绝缘层150合并。
[0062] 可以在衬底100的第一区I上的第一沟道阵列之间以及在第一沟道阵列和第二沟道阵列之间例如在衬底100的第一区I和第二区II之间的边界处形成开口270。因此，开口270可以沿第一方向纵向延伸，并且可以在第二方向上形成多个开口270。在一些实施例中，开口270的侧壁可以是基本竖直的。由于形成开口270，第二绝缘层130可以转变为第二绝缘图案135，第二牺牲层140可以转变为第二牺牲图案145，并且第一绝缘层120可以转变为第一绝缘图案(未示出)。
[0063] 在去除第二掩模之后，可以去除由开口270暴露的第一牺牲层110，以在衬底100的上表面和最下面的第二绝缘图案135之间形成第一间隙282和第二间隙284。可以通过去除第一牺牲层110的第一部分112来形成第一间隙282，并且可以通过去除第一牺牲层110的第二部分114来形成第二间隙284。因此，可以在衬底100的第一区I上形成第一间隙282，并且可以在衬底100的第二区II上形成沿第二方向延伸的一个或多个第二间隙284。
[0064] 参照图13，可以去除第一电荷存储结构212和第二电荷存储结构214分别由第一间隙282和第二间隙284暴露的部分，并且可以形成第三半导体图案292和第四半导体图案294以分别填充第一间隙282和第二间隙284。例如，第三半导体图案292和第四半导体图案294可以形成在衬底100的上表面和最下面的第二绝缘图案135之间。
[0065] 可以通过形成第二半导体层以填充第一间隙282和第二间隙284并且去除第二半导体层在开口270的侧壁上的部分来形成第三半导体图案292和第四半导体图案294。第二半导体层在开口270下部的部分可以并未完全去除，因此可以保留。
[0066] 由于第三半导体图案292形成在第一间隙282中，所以衬底100的第一区I上的第一沟道222可以彼此连接。由于第四半导体图案294形成在第二间隙284中，所以衬底100的第二区II上的第二沟道224中的一些第二沟道224可以彼此连接。如上所述，第三半导体图案292和第四半导体图案294可以通过留在开口270的下部的第二半导体层彼此连接。
[0067] 在示例实施例中，第三半导体图案292和第四半导体图案294可以是例如掺杂或未掺杂的多晶硅。
[0068] 例如，可以向开口270的下部的第二半导体层中注入n型杂质以形成第一杂质区297，第一杂质区297可以沿第一方向纵向延伸。
[0069] 参照图14，可以去除由开口270暴露的第二牺牲图案145以在各层第二绝缘图案135之间形成第三间隙，第一电荷存储结构212和第二电荷存储结构214的部分外侧壁可以由第三间隙暴露。在示例实施例中，可以使用包括磷酸或硫酸的溶液通过湿法蚀刻工艺去除第二牺牲图案145。
[0070] 可以在第一电荷存储结构212和第二电荷存储结构214的外侧壁的暴露部分、第三间隙的内壁、第一绝缘图案的表面、第二绝缘图案135的表面、第一杂质区297的上表面和第二层间绝缘层260的上表面上形成第二阻挡层300，并可以在第二阻挡层300上形成导电层以填充第三间隙的剩余部分。可以在第二阻挡层300和导电层之间进一步形成壁垒层(未示出)。可以部分地去除导电层以在第三间隙中形成导线。
[0072] 在示例实施例中，导线可以沿第一方向延伸，并且可以在第二方向上形成多条导线。例如，各自可以沿第一方向延伸的导线可以通过开口270在第二方向上彼此间隔开。另外，可以按多层分别形成彼此间隔开的多条导线，这可以形成导线结构。
[0073] 衬底100的第一区I上的导线结构可以包括沿第三方向顺序堆叠的地选择线(GSL)312、字线314和串选择线(SSL)316。GSL 312可以形成在最底层，字线314和SSL 316均可以在GSL 312上按一层或多层形成。在示例实施例中，SSL 316可以形成在最上层以及从上至下的第二层，字线314可以在GSL 312和SSL 316之间按多层分别形成。
[0074] 衬底100的第二区II上的导线结构可以包括沿第三方向顺序堆叠的多条导线，这多条导线中最上面的导线可以被称为第一导线318。在一些实施例中，第二区II上的这多条导线可以与第一区I上的地选择线(GSL)312、字线314和串选择线(SSL)316中的对应导线位于相同的竖直层级。
[0075] 第一划分图案252可以划分导线中的若干上部导线。例如，在一些实施例中，第一划分图案252可以延伸穿过并划分第一导线318。在其他示例实施例中，第一划分图案252可以延伸穿过并划分第一导线318和紧邻第一导线318的下一层导线。
[0076] 参照图15，可以在开口270的侧壁、第二层间绝缘层260的上表面和第一杂质区297的上表面上形成第二间隔物层，并且可以各向异性地蚀刻第二间隔物层以形成第二间隔物320。因此，可以暴露第一杂质区297在衬底100的上部处的部分。第二间隔物层可以包括绝缘材料例如氧化物或氮化物。
[0077] 可以在第一杂质区297的暴露部分上形成公共源极线(CSL)330以填充开口270。CSL 330可以形成在开口270中以接触第一杂质区297的上表面。CSL 330可以包括导电材料例如金属、金属氮化物等。
[0078] 参照图16和图17，在第二层间绝缘层260、CSL 330、第二间隔物320和第二阻挡层300上形成第三层间绝缘层340之后，可以形成第一接触插塞352以延伸穿过第二层间绝缘层260和第三层间绝缘层340以接触第一焊盘242，可以形成第二接触插塞354和第三接触插塞356以延伸穿过第二层间绝缘层260和第三层间绝缘层340以接触第二焊盘244，可以形成第四接触插塞358以延伸穿过第一层间绝缘层150、第二层间绝缘层260和第三层间绝缘层
340、最上面的第二绝缘图案135和第二阻挡层300以接触第一导线318的一部分。第二至第四接触插塞354、356和358的上表面可以彼此共面并且与第三层间绝缘层340的上表面共面。
340、最上面的第二绝缘图案135和第二阻挡层300以接触第一导线318的一部分。第二至第四接触插塞354、356和358的上表面可以彼此共面并且与第三层间绝缘层340的上表面共面。
[0079] 在示例实施例中，第二接触插塞354和第三接触插塞356可以形成在第二沟道224上的第二焊盘244上，第二沟道224可以延伸穿过第四半导体图案294以与之连接。可以形成一个或多个第二接触插塞354以及一个或多个第三接触插塞356。可以在第一导线318在一对第二划分图案254之间的部分上形成第四接触插塞358。
[0080] 第一至第四接触插塞352、354、356和358可以包括金属、金属氮化物、掺杂的多晶硅等。
[0081] 参照图18和图19A，在第三层间绝缘层340及第一至第四接触插塞352、354、356和358上形成第四层间绝缘层360之后，可以形成第二至第四布线374、376和378以延伸穿过第四层间绝缘层360以分别接触第二至第四接触插塞354、356和358，从而完成竖直存储器件的制造。第二至第四布线374、376和378的顶表面可以与第四层间绝缘层360的顶表面共面。
[0082] 在示例实施例中，当形成多个第二接触插塞354和多个第三接触插塞356时，第二布线374可以形成为共同接触这多个第二接触插塞354的上表面，并且第三布线376可以形成为共同接触这多个第三接触插塞356的上表面。
[0083] 可以在第一接触插塞352上形成第一布线(未示出)。在示例实施例中，第一布线可以沿第二方向纵向延伸，并且可以在第一方向上形成多条第一布线。第一布线可以用作竖直存储器件的位线。
[0084] 第二至第四布线374、376和378可以按自由布局形成，并且可以彼此区分开并且与第一布线区分开。在一些示例实施例中，第一布线可以与第二至第四布线374、376和378形成在不同层。
[0085] 参照图19B，竖直存储器件还可以包括第五接触插塞359和第五布线379，第五接触插塞359延伸穿过第一至第三层间绝缘层150、260和340、第二绝缘图案135和第二阻挡层300以接触衬底100的第二区II上的导线，第五布线379延伸穿过第四层间绝缘层360以分别接触第五接触插塞359。
[0086] 在示例实施例中，第五接触插塞359可以接触第二导线的上表面，第二导线是除了第一导线之外的其他导线。
[0087] 图20是示出衬底100的第二区II上的晶体管的等效电路图。
[0088] 参照图20，在通过参照图1至图19B所示的工艺制造的竖直存储器件中，用于驱动存储单元的电路图案不仅可以形成在衬底100的第一区I周围的衬底100的第三区III上，而且还可以形成在衬底100的第一区I中的衬底100的第二区II上。
[0089] 具体地，可以通过与衬底100的第一区I上沿第三方向堆叠的GSL312、字线314和SSL 316相同的工艺形成的多条导线中最上层的第一导线318可以连接到第四接触插塞358和第四布线378，使得可以向其施加栅极电压。衬底100的第二区II上的一个或多个第二焊盘244可以连接到第二接触插塞354和第二布线374，使得可以向其施加源极电压。一个或多个第二焊盘244可以连接到第三接触插塞356和第三布线376，使得可以向其施加漏极电压。
[0090] 因此，第一导线318可以被称为栅电极，第二接触插塞354和/或第二布线374可以被称为源电极，第三接触插塞356和/或第三布线376可以被称为漏电极。第二焊盘244之下的第二半导体图案224可以通过第四半导体图案294彼此连接。
[0091] 结果，第一导线318可以用作晶体管的栅电极，一个或多个第二焊盘244可以用作晶体管的源极区，并且一个或多个第二焊盘244可以用作晶体管的漏极区。第二焊盘244之下的第二半导体图案224和连接第二半导体图案224的第四半导体图案294可以形成在源极区和漏极区之间以用作晶体管的沟道。
[0092] 为了在用作栅电极的第一导线318上确保用于第四接触插塞358的空间，可以改变衬底100的第二区II上的第二沟道224的布局。因此，图18示出了没有形成第二沟道阵列的第一沟道列224a中的一个第二沟道224。
[0093] 用作源极区和漏极区之间的沟道的第二半导体图案224和第四半导体图案294的延伸长度相对较长，而其由用作栅电极的第一导线318控制的部分相对较短，因此，为了提高晶体管的效率，可以将擦除电压施加到第一导线318之下的第二导线，使得流过沟道的电流量可以增加。例如，施加到第一导线之下的第二导线的电压可以与施加到第一导线的电压不同。
[0094] 在示例实施例中，擦除电压可以通过接触第二导线的第五接触插塞359和第五布线379来施加，因此第五接触插塞359和第五布线379可以用作电极。
[0095] 如上所示，通过用于形成存储单元的工艺实现的一些结构可以用作用于驱动存储单元的电路图案，因此除了在围绕存储单元的区域中之外，还可以在存储单元中形成电路图案。因此，衬底100的第三区III的面积可以减小。
[0096] 通过改变划分图案结构250、第二焊盘244、第二沟道224和第四半导体图案294的布局，衬底100的第二区II中的晶体管可以具有不同形态，这将在下文中参照图21和图28加以说明。
[0097] 图21至图28是示出根据示例实施例的竖直存储器件的平面视图，并且特别地示出了图1中的X区。
[0098] 除划分图案结构、第二焊盘、第二沟道和第四半导体图案的布局之外，这些竖直存储器件可以与参照图18、图19A和图19B所示的竖直存储器件相同。因此，相同的附图标记指示相同的元件，在此不再赘述。
[0099] 参照图21，与图18所示不同，第一划分图案252沿第一方向纵向延伸，以将一对第二划分图案254之间的空间划分成两个空间，晶体管可以形成在划分的两个空间中的一个空间中。
[0100] 因此，第四半导体图案294可以具有沿第二方向纵向延伸并且在第三方向上与划分的空间完全重叠的矩形形状，并且第二接触插塞354和第三接触插塞356均可以分别形成在第一方向上相邻的第二焊盘244上以在第一方向上彼此间隔开。共同接触第二接触插塞354的上表面的第二布线374和共同接触第三接触插塞356的上表面的第三布线376可以沿第二方向纵向延伸。
[0101] 参照图22，与图18所示不同，第一划分图案252可以沿第一方向纵向延伸，以将一对第二划分图案254之间的空间划分为第一空间和第二空间，栅电极和源电极可以形成在第一空间中，且栅电极和漏电极可以形成在第二空间中。第一空间可以是在第二方向上在第一划分图案252一侧(例如，左侧)的空间，第二空间可以是在第二方向上在划分图案252另一侧(例如，右侧)的空间。
[0102] 因此，在第一空间中，第四接触插塞358和第四布线378可以形成在第一导线318的一部分上，第二接触插塞354和第二布线374可以形成在第二焊盘244上。另外，在第二空间中，第四接触插塞358和第四布线378可以形成在导线318的一部分上，第三接触插塞356和第三布线376可以形成在第二焊盘244上。第四半导体图案294可以沿第二方向纵向延伸以在第三方向上与第一空间和第二空间重叠。
[0103] 参照图23，与图18所示不同，源电极和漏电极可以不在第二方向上彼此对准，而是可以在第一方向上至少部分地对准，并且可以仅形成一个用作源电极的第二接触插塞354。
[0104] 参照图24，与图18所示不同，第一划分图案252沿第一方向延伸，以将一对第二划分图案254之间的空间划分成两个空间，并且晶体管可以形成在划分的两个空间中的每个空间中。
[0105] 分别用作源电极和漏电极的一个第二接触插塞354和一个第三接触插塞356可以形成在每个空间中，并且可以在第一方向上对准。
[0106] 参照图25，与图18所示不同，衬底100的第二区II可以不形成在第二方向上彼此相邻的CSL 330之间，而是可以包括在第二方向上在给定CSL 330两侧的空间。
[0107] 因此，可以仅形成一对第二划分图案254而没有第一划分图案252，第四接触插塞358和第四布线378可以形成在由该对第二划分图案254和CSL 330形成的第一空间和第二空间中的每个空间中。此外，用作源电极的第二接触插塞354和第二布线374可以形成在第一空间中，而用作漏电极的第三接触插塞和第三布线376可以形成在第二空间中。
[0108] 参照图26，与图25所示相同，衬底100的第二区II可以包括在第二方向上在给定CSL 330两侧的空间。
[0109] 在示例实施例中，延伸穿过第四半导体图案294的第二沟道224上的第二焊盘244可以是例如掺杂有p型杂质的多晶硅，其他第二沟道224上的第二焊盘244和衬底100的第一区I上的第一沟道222上的第一焊盘242可以包括掺杂有n型杂质的多晶硅。
[0110] 因此，包括经由第四半导体图案294彼此连接的第二沟道224的晶体管可以形成p型晶体管。
[0111] 用作源电极的第二接触插塞354在第二方向上对准，用作漏电极的第三接触插塞356在第二方向上对准。因此，第二布线374和第三布线376均沿第二方向纵向延伸。第四接触插塞358形成在第一导线318在CLS 330两侧的部分上，因此第四布线378也沿第二方向纵向延伸。
[0112] 参照图27和图28，导线中最上层的第一导线318连接到施加栅极电压的第四接触插塞358和第四布线378，导线中从上至下第二层的第二导线319连接到施加栅极电压的第五接触插塞359和第五布线379。
[0113] 因此，衬底100的第二区II上的晶体管可以不一定使用最上层的一条导线来实现，当另一层的一条导线的一部分不与上部的导线重叠时，晶体管可以使用另一层的这条导线来实现。
[0114] 图29是示出了根据示例实施例的竖直存储器件的横截面视图。
[0115] 图29的竖直存储器件可以包括与图18、图19A和图19B所示的竖直存储器件相同或相似的元件。因此，相同的附图标记指示相同的元件，在此不再赘述。
[0116] 参照图29，该竖直存储器件可以具有单元覆外围(cell over peri，COP)结构。
[0117] 例如，电路图案区和单元阵列区可以竖直堆叠在衬底400上。然而，如参照图18、图19A和图19B所示，可以在单元区I中进一步形成包括用于驱动存储单元的电路图案的电路区II。
[0118] 衬底400可以包括其上具有隔离图案410的场区和有源区。
[0119] 电路图案可以包括晶体管、下接触插塞、下布线、下过孔等。在示例实施例中，可以形成下晶体管，下晶体管包括具有顺序堆叠在衬底400上的下栅极绝缘图案420和下栅电极430的下栅极结构以及位于衬底400的有源区的上部与下栅极结构相邻的第二杂质区405。
[0120] 可以在衬底400上形成第一下层间绝缘层440以覆盖下晶体管，下接触插塞450可以延伸穿过第一下层间绝缘层440以接触第二杂质区405。
[0121] 第一下布线470可以形成在第一下层间绝缘层440上以接触下接触插塞450的上表面。下过孔480和第二下布线490可以顺序堆叠在第一下布线470上。
[0122] 第二下层间绝缘层460可以形成在第一下层间绝缘层440上，以覆盖第一下布线470和下过孔480。第三下层间绝缘层500可以形成在第二下层间绝缘层460上，以覆盖第二下布线490。
[0123] 可以在第三下层间绝缘层500上形成基础图案510，并且可以在基础图案510上形成图19A和图19B中所示的结构。基础图案510可以由半导体材料例如多晶硅形成。
[0124] 在示例实施例中，可以使用衬底400的第一区I上的结构形成的晶体管可以形成在衬底400的第二区II上，因此可以减小单元阵列区下的电路区中电路图案的面积。例如，即使可以通过增加导线形成的层级来减小单元阵列区中存储单元的面积，如果单元阵列区下的电路区中电路图案的面积不减小，则竖直存储器件的整体面积可能不会减小。然而，在示例实施例中，单元阵列区中的存储单元中包括的一些结构可以用作电路图案的元件，使得可以减小电路区的面积，因而可以增加竖直存储器件的集成度。
[0125] 图30和图31是示出之上可以形成竖直存储器件的衬底的第一区至第三区的布局的平面视图。
[0126] 参照图30，与图1所示不同，可以在衬底100的第一区I中在第二方向上形成衬底100的多个第二区II。
[0127] 参照图31，当在第一方向和第二方向上均形成衬底100的多个第一区I并且形成围绕第一区I的第三区III时，多个第一区I中的至少一个第一区I的整体可以转化成第二区II。
[0128] 图30和图31中所示的衬底100的第一区I、第二区II和第三区III的布局可以应用于具有COP结构的竖直存储器件中的衬底400。
[0129] 图32、图33、图34A、图34B、图34C和图35是示出根据示例实施例的竖直存储器件的横截面视图。图35仅示出了衬底100的第二区II上的沟道和导线结构。
[0130] 除第四半导体图案或第一沟道和第二沟道之外，这些竖直存储器件可以与图18、图19A和图19B所示的竖直存储器件相同或相似。因此，相同的附图标记指示相同的元件，在此不再赘述。
[0131] 参照图32，与衬底100的第二区II不同，可以不在衬底100的第一区I上形成第三半导体图案292，这可以通过在参照图2和图3所示的工艺期间形成仅包括衬底100的第二区II的第二部分114的第一牺牲层110来实现。
[0132] 然而，包括例如单晶硅的第五半导体图案602可以形成在衬底100的第一区I上的每个第一沟道222与衬底100的上表面之间。因此，第一沟道222可以通过第五半导体图案602连接到衬底100。可以通过使用由开口270暴露的衬底100的第一区I的上表面进行选择性外延生长(SEG)工艺来形成第五半导体图案602。
[0133] 掺杂有例如n型杂质的第三杂质区105可以形成在接触CSL 330的衬底100的上部。
[0134] 参照图33，与图32的竖直存储器件相同，可以不形成第三半导体图案292，并且还可以不形成第四半导体图案294。
[0135] 因此，如同衬底100的第一区I上的每个第一沟道222下的第五半导体图案602，可以在衬底100的第二区II上的每个第二沟道224下形成第六半导体图案604，第二沟道224可以通过第六半导体图案604及衬底100彼此连接。
[0136] 参照图34A，相邻的第一沟道222可以彼此连接从而具有管状，相邻的第二沟道224也可以彼此连接从而具有管状。
[0137] 位于衬底100上部的第一栅电极702可以部分地覆盖连接的第一沟道222，位于衬底100上部的第二栅电极704可以部分地覆盖在第二接触插塞354下连接的第二沟道224，以及位于衬底100上部的第三栅电极706可以部分地覆盖在第三接触插塞356下连接的第二沟道224。
[0138] 第四杂质区710可以形成在接触CSL 330的衬底100的上部。
[0139] 参照图34B，与衬底100的第一区I上具有中空管状的每个第一沟道222不同，衬底100的第二区II上的每个第二沟道224可以具有实心管状，因此可以不形成第二填充图案
234。
234。
[0140] 参照图34C，衬底100的第一区I上的导线结构可以包括在第三方向上彼此间隔开的多条导线，其可以包括GSL 312、字线314和SSL316。衬底100的第二区II上的导线结构可以包括沿第三方向延伸的单个结构，例如一条第一导线318。
[0141] 参照图35，相邻的第二沟道224可以彼此连接从而具有实心管状，因此可以不形成第二填充图案234。围绕第二沟道224的导线结构可以包括沿第三方向延伸的单个结构，例如一条第一导线318。
[0142] 具有管状的第二沟道224可以形成在衬底100的第二区II上分别用作源极和漏极的第二焊盘244之间，并且第二沟道224可以被沿第三方向延伸的第一导线318围绕。
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