线缆多媒体数据接收装置
专利汇可以提供线缆多媒体数据接收装置专利检索，专利查询，专利分析的服务。并且一种基于MPEG—2/DVB标准的线缆多媒体数据接收装置,I2C总线上接有数字高频头单元、QAM解码单元、主解码单元、视频/音频编码、可编程逻辑单元、以及网络 接口 单元,主解码单元对TS流 信号 解复用后提供IP数据给可编程逻辑单元;还包括FLASH 存储器 向主解码单元提供下位机程序。这种卫星多媒体数据接收装置可插接在电脑 PCI总线 上对接收到的卫星传输信号进行解码,可接收高速数据,同时还可解符合DVB标准的标准清晰度 数字电视 信号。，下面是线缆多媒体数据接收装置专利的具体信息内容。
1.一种线缆多媒体数据接收装置，其特征在于，包括连接在I2C总线上数字高频头单元(101)、QAM解码芯片(102)、主解码单元(103-106、109)、视频编码单元(110)、音频解码单元(111)，还包括网络接口单元(112、113)以及可编程逻辑单元(107-108)，其中，以太网络接口及PCI接口单元(112、113)与可编程逻辑单元(107-108)之间有控制信号通道和MII接口通道，所述可编程逻辑单元(107-108)接收来自所述主解码单元(103-106、109)的IP数据信号和控制信号，所述主解码单元(103-106、109)接收来自所述QAM解码芯片单元(101、102)的TS流信号，还包括FLASH存储器(105)向所述主解码单元(103-106、109)提供下位机程序。
2.根据权利要求1所述线缆多媒体数据接收装置，其特征在于，所述主解码单元对来自高频头和QAM解码芯片单元(101、102)的TS信号流由解复用单元103(DEMUX)进行解复用，再送到包含在主译码单元中的ARC CPU 104和MPEG2视音频解码单元109，在ARC CPU 104内，在所述FLASH存储器105提供的自编的下位机程序的控制下，从中恢复出高速IP数据送到接口106。
3.根据权利要求1所述线缆多媒体数据接收装置，其特征在于，包含在所述可编程逻辑单元中的自编转换逻辑电路107将来自所述接口106的IP数据转换为MII数字接口标准，经过PCI接口芯片113送到计算机的PCI总线。
线缆多媒体数据接收装置
本实用新型涉及数据通信和处理技术，具体地说，涉及基于DVB标准的线缆多媒体数据接收装置。
为利用有线电视系统传送多媒体数据信号，需对各种规格的多媒体数据进行接收和还原，同时也希望输出符合国际标准的数据格式，以便将之应用到例如宽带互连网访问、视频点播、远程教育、远程医疗、远程会议、远程购物及报刊发行等领域。现有传输设备中，有的传输速率低，如ASDL下行最高速率只可到8Mbps，而ISDN最高速率仅有128Kbps，而且费用高，安装复杂。另一方面，现代信息社会各种网络，特别是Internet网越来越普及，如何利用有线电视信道，基于TCP/IP、UDP协议实现高速接收各类数据，并满足同时收看符合DVB标准的标准清晰度数字电视的要求，已成为该领域研发的重要目标。
本实用新型的目的在于提供一种线缆多媒体数据接收装置，可以通过有线电视电缆传输系统接收及解码基于DVB标准的数据和视音频多媒体信号，并具有很高的传输带宽和较低的成本。
本实用新型的目的是这样实现的，构造一种线缆多媒体数据接收装置，包括连接在12C总线上的QAM数字高频头及QAM解调单元(101、102)、主解码单元(103-106、109)、视频编码单元(110)、音频解码单元(111)，还包括网络接口单元(112、113)以及可编程逻辑单元(107-108)，其中，网络接口单元(112、113)与可编程逻辑单元(107-108)之间有控制信号通道和MII接口通道，所述可编程逻辑单元(107-108)接收来自所述主解码单元(103-106、109)的IP数据信号和控制信号，所述主解码单元(103-106、109)接收来自所述QAM解调单元(102)的TS流信号，还包括FLASH存储器(105)向所述主解码单元(103-106、109)提供下位机程序。
按照本实用新型提供的线缆多媒体数据接收装置，其特征在于，所述可编程逻辑单元包括接口转换逻辑单元107和通讯控制逻辑单元108，其中接口转换逻辑单元107与所述主解码单元的主机接口单元106连接，并提供MII接口给所述网络连接单元(112、113)。
按照本实用新型提供的线缆多媒体数据接收装置，其特征在于，还包括与逻辑控制单元的MII接口连接的网络连接单元，所述网络连接单元包括以太网接口芯片112和PCI接口芯片113。
实施本实用新型提供的线缆多媒体数据接收装置，由于是基于DVB数字电视标准，将接收通过线缆传输的数字电视、数据流与常规ISP(internet服务提供商)返回链路结合起来，从而可以实现在用户端提供数字电视、高速Internet浏览、高速数据下载、在线游玩及其它服务。通过利用IP OVER DVB系统的IP多点传送功能，信息可以同时以兆位速度传输到商用或家用个人计算机上而无须与ISP持续连接。本实用新型的装置以板卡形式的产品，方便地插接在计算机总线上，由于利用了通过天线接收卫星传输信号，并将其中的信号进行解码，分别从中还原分离出视频和音频信号，支持国际上符合DVB标准的任何数据，包括视频、音频和数据，同时具有用途广、可靠性高和成本低的优点。
下面结合附图和实施例，进一步说明本实用新型的特点，附图中：图1是本实用新型的线缆多媒体数据接收装置的逻辑结构示意图；图2是本实用新型的线缆多媒体数据接收装置的软件结构示意图；图3是图1框图中QAM数字高频头及解调单元(101、102)部分的电路原理图；图4是图1框图中主解码芯片MB87L2250部分(103-107、109)的电路原理图；图5是图1框图中音频/视频输出部分(110-111)的电路原理图；图6是图1框图中总线接口部分(112-113)的电路原理图；图7是图1框图中自编逻辑部分(107-108)的电路原理图；如图1所示，本实用新型的线缆多媒体数据接收装置内含I2C(InterIC Communication Protocol，内部集成电路通信协议)总线，其中直接连接在I2C总线上的模块包括：数字高频头101、QAM解调芯片102、ARC CPU 104、视频编码器110、PCM音频编码器111等。如图1所示，数字高频头101通过线缆接收正在传送的RF(射频)信号，产生IF(中频)信号，送到QAM解调芯片102进行Viterbi(一种容错编码标准)解码、卷积去交织、RS解码等信道解码过程，并在I2C总线控制下，解出TS信号流，该TS流经过解复用单元103(DEMUX)后，送到ARC CPU 104和MPEG2视音频解码单元109，在ARC CPU104内，在FLASH存储器105提供的自编的下位机程序的控制下，从中恢复出高速IP数据，此高速IP数据经ARC CPU105(该芯片为富士通提供的专用解码芯片MB87L2250中的32位RISC CPU)的主机接口106，通过自编转换逻辑电路107(可编程逻辑阵列FPGA采用品牌为XINLIX、型号为XCV50的集成电路)，将其转换为Ethernet网络接口芯片112(品牌为REALTEK、型号为RTL8130的集成电路)所能接收的MII数字接口，最后高速IP(网际协议)数据经过PCI接口芯片113进入计算机的PCI总线。在此过程中，上位机和下位机必须互相通讯，以便互相传递控制信息和控制参数，这种通讯过程的实现是通过自编的通讯控制逻辑和自编的上位机和下位机通讯控制程序完成。
转换逻辑电路107是指将ARC CPU(Fujitsu专用解码芯片MBL2250中的32位RISC CPU)的Host Interface接口106转成Ethernet网络芯片112所能接收的MII数字接口，并且将下位机送来的IP数据信息转换成Ethernet网络接口芯片所能接收的IP包。
通讯控制逻辑电路108是指RTL8130的FLASH存储器接口和ARC CPU的Host Interface接口106之间的逻辑电路，此通讯控制电路在上位机、下位机通讯软件配合下，完成上位机与下位机之间的通讯。
在MPEG2视音频解码单元109中，将来自解复用单元103的信号解码成视、音频信号分别送到视频编码器110和PCM音频解码器111，并由视频编码器110产生视频信号输出，由PCM音频解码器111产生音频输出。
图2示出本实用新型线缆多媒体数据接收装置的软件结构情况，上位机用户通过上用户界面程序201、上位机通讯应用程序202、上位机通讯驱动程序203、下位机通讯驱动程序204、下位机通讯应用程序205与下位机控制QAM解调芯片程序206、下位机控制解复用程序207、下位机解IP数据程序208以及下位机控制MPEG2视音频解码、视频编码器、PCM音频解码器程序209进行通讯；而下位机解IP数据程序208通过网络驱动软件210与基于IP各种协议的驱动软件211与各种应用软件212进行交互。其中，下位机程序204-209存储在图1中的FLASH存储器单元105中。
图3示出图1中数字高频头及QAM解调部分(101-102)的电路原理，如图所示，该部分主要包括型号为VES1820的集成电路芯片。
图4示出图1中主解码芯片MB87L2250部分(103-107、109)的电路原理，如图所示，该部分主要包括型号为型号为MB87L2250的主解码芯片。
图5示出图1中音频/视频输出部分(110-111)的电路原理，如图所示，该部分主要包括集成电路U15和U5，其中型号为ADV7171的U15为视频编码芯片，型号为PCM1723的U5为PCM音频编码器(图1中框111)。
图6示出图1中总线接口部分(112-113)的电路原理，如图所示，这部分主要包括型号为RTL8130的集成电路U1以及接插件J2、J4等。
图7示出图1中自编逻辑部分(107-108)的电路原理，如图所示，这部分主要包括型号为XCV50的集成电路。根据本实用新型的设备具有带宽大、速率高(可达60Mbps)、费用低、安装简单等优点。一个实验性例子的具体技术指标如下：1、符合DVB ETSI/EN 301 192标准，支持 数据管道(Data Piping)数据流(Data Streaming)多协议封装(Multiprotocol Encapsulation)。2、可接收高达60Mbps的数据流；3、支持FTP、HTTP、SMTP协议；4、支持IP单目(Unicast)接收、多目(Multicast)接收；5、符合PCI2.2总线规范；工作频率范围：45MHz～860MHz。
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