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存储器装置在编程期间的操作

阅读:241发布:2021-04-13

专利汇可以提供存储器装置在编程期间的操作专利检索,专利查询,专利分析的服务。并且本 申请 涉及 存储器 装置在编程期间的操作。方法包含将第一 电压 电平施加到第一和第二数据线,同时将更低的第二电压电平施加到连接在所述数据线与相应存储器单元串之间的第一和第二选择栅极;将所述第一数据线的电压电平减小到第三电压电平;将所述第一选择栅极的电压电平增加到第四电压电平;将高于所述第一电压电平的第五电压电平施加到耦合到所述存储器单元串中的存储器单元的第一和第二存取线;以及将所述第一存取线的电压电平增加到第六电压电平。,下面是存储器装置在编程期间的操作专利的具体信息内容。

1.一种操作存储器的方法,包括:
将第一电压电平施加到第一数据线和第二数据线,同时将低于所述第一电压电平的第二电压电平施加到连接在所述第一数据线与第一经串联连接存储器单元串之间的第一选择栅极和连接在所述第二数据线与第二经串联连接存储器单元串之间的第二选择栅极;
将低于所述第一电压电平的第三电压电平施加到所述第一数据线,同时继续将所述第一电压电平施加到所述第二数据线,并且同时继续将低于所述第一电压电平的电压电平施加到所述第一选择栅极和所述第二选择栅极;
将高于所述第三电压电平的第四电压电平施加到所述第一选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述第二选择栅极;
将高于所述第一电压电平的第五电压电平施加到第一存取线和第二存取线,同时继续将所述第四电压电平施加到所述第一选择栅极,并且同时继续将低于所述第一电压电平的电压电平施加到所述第二选择栅极,其中所述第一存取线和所述第二存取线分别耦合到所述第一经串联连接存储器单元串中的相应存储器单元和所述第二经串联连接存储器单元串中的相应存储器单元;以及
将高于所述第五电压电平的第六电压电平施加到所述第一存取线,同时继续将所述第五电压电平施加到所述第二存取线。
2.根据权利要求1所述的方法,其中所述第一存取线耦合到所述第一经串联连接存储器单元串中的第一存储器单元,并耦合到所述第二经串联连接存储器单元串中的第二存储器单元,并且其中将所述第六电压电平施加到所述第一存取线包括施加配置成增加所述第一存储器单元的阈值电压且配置成禁止所述第二存储器单元的阈值电压的增加的电压电平。
3.根据权利要求1所述的方法,其中将所述第三电压电平施加到所述第一数据线同时继续将低于所述第一电压电平的电压电平施加到所述第一选择栅极包括将所述第三电压电平施加到所述第一数据线,同时继续将所述第二电压电平施加到所述第一选择栅极。
4.根据权利要求3所述的方法,其中将所述第四电压电平施加到所述第一选择栅极同时继续将低于所述第一电压电平的电压电平施加到所述第二选择栅极包括将所述第四电压电平施加到所述第一选择栅极,同时继续将所述第二电压电平施加到所述第二选择栅极。
5.根据权利要求4所述的方法,其中继续将所述第四电压电平施加到所述第一选择栅极同时继续将低于所述第一电压电平的电压电平施加到所述第二选择栅极包括继续将所述第四电压电平施加到所述第一选择栅极,同时继续将所述第二电压电平施加到所述第二选择栅极。
6.根据权利要求1所述的方法,其中施加所述第一电压电平包括施加正供应电压。
7.根据权利要求1所述的方法,其中施加所述正供应电压包括施加Vcc。
8.根据权利要求6所述的方法,其中施加所述第二电压电平包括施加参考电势。
9.根据权利要求8所述的方法,其中施加所述参考电势包括施加接地。
10.一种操作存储器的方法,包括:
将第一电压电平施加到第一数据线和第二数据线,同时将低于所述第一电压电平的第二电压电平施加到连接在所述第一数据线与第一经串联连接存储器单元串之间的第一选择栅极和连接在所述第二数据线与第二经串联连接存储器单元串之间的第二选择栅极;
将低于所述第一电压电平的第三电压电平施加到所述第一数据线,同时继续将所述第一电压电平施加到所述第二数据线,并且同时继续将所述第二电压电平施加到所述第一选择栅极和所述第二选择栅极;
将高于所述第三电压电平的第四电压电平施加到所述第一选择栅极,同时继续将所述第二电压电平施加到所述第二选择栅极;
将高于所述第一电压电平的第五电压电平施加到第一存取线和第二存取线,同时继续将所述第四电压电平施加到所述第一选择栅极,并且同时继续将所述第二电压电平施加到所述第二选择栅极;以及
将高于所述第五电压电平的第六电压电平施加到所述第一存取线,同时继续将所述第五电压电平施加到所述第二存取线。
11.根据权利要求10所述的方法,其中施加所述第二电压电平和施加所述第三电压电平包括施加具有与所述第三电压电平相同的电压电平的所述第二电压电平。
12.根据权利要求10所述的方法,其中将所述第四电压电平施加到所述第一选择栅极包括施加配置成启动所述第一选择栅极的电压电平。
13.根据权利要求12所述的方法,其中将所述第二电压电平施加到所述第二选择栅极包括施加配置成停用所述第二选择栅极的电压电平。
14.根据权利要求10所述的方法,其中将所述第五电压电平施加到所述第一存取线和所述第二存取线包括施加配置成将所述第二经串联连接存储器单元串的沟道区的电压电平增加到配置成禁止耦合到所述第一存取线的所述第二经串联连接存储器单元串中的第一存储器单元编程且禁止耦合到所述第二存取线的所述第二经串联连接存储器单元串中的第二存储器单元编程的值的电压电平。
15.根据权利要求14所述的方法,进一步包括将所述第五电压电平施加到耦合到所述第二经串联连接存储器单元串中的相应存储器单元的其余每一存取线,同时将所述第五电压电平施加到所述第一存取线和所述第二存取线。
16.根据权利要求15所述的方法,其中施加所述第五电压电平包括施加配置成将所述第二经串联连接存储器单元串的所述沟道区的所述电压电平增加到配置成禁止所述第二经串联连接存储器单元串中的每一存储器单元编程的值的电压电平。
17.一种操作存储器的方法,包括:
将第一电压电平施加到多个数据线中的每一数据线,同时将低于所述第一电压电平的第二电压电平施加到多个选择栅极中的每一选择栅极,每个选择栅极连接在所述多个数据线中的相应数据线与多个经串联连接存储器单元串中的相应经串联连接存储器单元串之间;
将低于所述第一电压电平的第三电压电平施加到所述多个数据线中的特定数据线,同时继续将所述第一电压电平施加到所述多个数据线中的不同数据线,并且同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中的每一选择栅极;
将高于所述第三电压电平的第四电压电平施加到所述多个选择栅极中连接在所述特定数据线与所述多个经串联连接存储器单元串中的特定经串联连接存储器单元串之间的特定选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中连接在所述不同数据线与所述多个经串联连接存储器单元串中的不同经串联连接存储器单元串之间的不同选择栅极;
将高于所述第一电压电平的第五电压电平施加到多个存取线中的每一存取线,同时继续将高于所述第三电压电平的电压电平施加到所述特定选择栅极,并且同时继续将低于所述第一电压电平的电压电平施加到所述不同选择栅极;以及
将高于所述第五电压电平的第六电压电平施加到所述多个存取线中的特定存取线,同时继续将所述第五电压电平施加到所述多个存取线中的不同存取线。
18.根据权利要求17所述的方法,其中将所述第三电压电平施加到所述特定数据线同时继续将所述第一电压电平施加到所述不同数据线包括将所述第三电压电平施加到所述特定数据线,同时继续将所述第一电压电平施加到所述多个数据线中除所述特定数据线以外的每一数据线。
19.根据权利要求17所述的方法,其中将所述第四电压电平施加到所述特定选择栅极同时继续将低于所述第一电压电平的电压电平施加到所述不同选择栅极包括将所述第四电压电平施加到所述特定选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中除所述特定选择栅极以外的每一选择栅极。
20.根据权利要求17所述的方法,其中将所述第一电压电平施加到所述多个数据线中的每一数据线同时将所述第二电压电平施加到所述多个选择栅极中的每一选择栅极包括将配置成通过所述多个选择栅极中的相应选择栅极诱发来自所述多个数据线中的每一数据线的栅致漏极泄漏GIDL电流的电压电平施加到所述多个数据线中的每一数据线。
21.一种存储器,包括:
存储器单元阵列,其包括多个经串联连接存储器单元串;以及
用于所述存储器单元阵列的存取的控制器,其中所述控制器配置成使所述存储器进行以下操作:
将第一电压电平施加到第一数据线和第二数据线,同时将低于所述第一电压电平的第二电压电平施加到连接在所述第一数据线与所述多个经串联连接存储器单元串中的第一经串联连接存储器单元串之间的第一选择栅极和连接在所述第二数据线与所述多个经串联连接存储器单元串中的第二经串联连接存储器单元串之间的第二选择栅极;
将低于所述第一电压电平的第三电压电平施加到所述第一数据线,同时继续将所述第一电压电平施加到所述第二数据线,并且同时继续将所述第二电压电平施加到所述第一选择栅极和所述第二选择栅极;
将高于所述第三电压电平的第四电压电平施加到所述第一选择栅极,同时继续将所述第二电压电平施加到所述第二选择栅极;
将高于所述第一电压电平的第五电压电平施加到第一存取线和第二存取线,同时继续将所述第四电压电平施加到所述第一选择栅极,并且同时继续将所述第二电压电平施加到所述第二选择栅极,其中所述第一存取线和所述第二存取线分别耦合到所述第一经串联连接存储器单元串中的相应存储器单元和所述第二经串联连接存储器单元串中的相应存储器单元;以及
将高于所述第五电压电平的第六电压电平施加到所述第一存取线,同时继续将所述第五电压电平施加到所述第二存取线。
22.根据权利要求21所述的存储器,其中所述控制器配置成使所述存储器施加所述第二电压电平包括所述控制器配置成使所述存储器施加具有与所述第三电压电平相同的电压电平的所述第二电压电平。
23.根据权利要求21所述的存储器,其中所述控制器配置成使所述存储器将所述第四电压电平施加到所述第一选择栅极包括所述控制器配置成使所述存储器施加配置成启动所述第一选择栅极的电压电平。
24.根据权利要求23所述的存储器,其中所述控制器配置成使所述存储器将所述第二电压电平施加到所述第二选择栅极包括所述控制器配置成使所述存储器施加配置成停用所述第二选择栅极的电压电平。
25.根据权利要求21所述的存储器,其中所述控制器配置成使所述存储器将所述第五电压电平施加到所述第一存取线和所述第二存取线包括所述控制器配置成使所述存储器施加配置成将所述第二经串联连接存储器单元串的沟道区的电压电平增加到配置成禁止耦合到所述第一存取线的所述第二经串联连接存储器单元串中的第一存储器单元编程且禁止耦合到所述第二存取线的所述第二经串联连接存储器单元串中的第二存储器单元编程的值的电压电平。
26.根据权利要求25所述的存储器,进一步包括所述控制器配置成使所述存储器将所述第五电压电平施加到耦合到所述第二经串联连接存储器单元串中的相应存储器单元的其余每一存取线,同时将所述第五电压电平施加到所述第一存取线和所述第二存取线。
27.根据权利要求26所述的存储器,其中所述控制器配置成使所述存储器施加所述第五电压电平包括所述控制器配置成使所述存储器施加配置成将所述第二经串联连接存储器单元串的所述沟道区的所述电压电平增加到配置成禁止所述第二经串联连接存储器单元串中的每一存储器单元编程的值的电压电平。
28.一种存储器,包括:
存储器单元阵列,其包括多个经串联连接存储器单元串;以及
用于所述存储器单元阵列的存取的控制器,其中所述控制器配置成使所述存储器进行以下操作:
将第一电压电平施加到多个数据线中的每一数据线,同时将低于所述第一电压电平的第二电压电平施加到多个选择栅极中的每一选择栅极,每个选择栅极连接在所述多个数据线中的相应数据线与所述多个经串联连接存储器单元串中的相应经串联连接存储器单元串之间;
将低于所述第一电压电平的第三电压电平施加到所述多个数据线中的特定数据线,同时继续将所述第一电压电平施加到所述多个数据线中的不同数据线,并且同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中的每一选择栅极;
将高于所述第三电压电平的第四电压电平施加到所述多个选择栅极中连接在所述特定数据线与所述多个经串联连接存储器单元串中的特定经串联连接存储器单元串之间的特定选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中连接在所述不同数据线与所述多个经串联连接存储器单元串中的不同经串联连接存储器单元串之间的不同选择栅极;
将高于所述第一电压电平的第五电压电平施加到多个存取线中的每一存取线,同时继续将高于所述第三电压电平的电压电平施加到所述特定选择栅极,并且同时继续将低于所述第一电压电平的电压电平施加到所述不同选择栅极;以及
将高于所述第五电压电平的第六电压电平施加到所述多个存取线中的特定存取线,同时继续将所述第五电压电平施加到所述多个存取线中的不同存取线。
29.根据权利要求28所述的存储器,其中所述控制器配置成使所述存储器将所述第三电压电平施加到所述特定数据线同时继续将所述第一电压电平施加到所述不同数据线包括所述控制器配置成使所述存储器将所述第三电压电平施加到所述特定数据线同时继续将所述第一电压电平施加到所述多个数据线中除所述特定数据线以外的每一数据线。
30.根据权利要求28所述的存储器,其中所述控制器配置成使所述存储器将所述第四电压电平施加到所述特定选择栅极同时继续将低于所述第一电压电平的电压电平施加到所述不同选择栅极包括所述控制器配置成使所述存储器将所述第四电压电平施加到所述特定选择栅极同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中除所述特定选择栅极以外的每一选择栅极。
31.根据权利要求28所述的存储器,其中所述控制器配置成使所述存储器将所述第一电压电平施加到所述多个数据线中的每一数据线同时将所述第二电压电平施加到所述多个选择栅极中的每一选择栅极包括所述控制器配置成使所述存储器将配置成通过所述多个选择栅极中的相应选择栅极诱发来自所述多个数据线中的每一数据线的栅致漏极泄漏GIDL电流的电压电平施加到所述多个数据线中的每一数据线。

说明书全文

存储器装置在编程期间的操作

技术领域

[0001] 本公开大体上涉及存储器,且具体地说,在一或多个实施例中,本公开涉及存储器装置在编程期间的操作。

背景技术

[0002] 存储器装置通常在计算机或其它电子装置中提供为内部器件、半导体、集成电路装置。存在许多不同类型的存储器,包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
[0003] 快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如,浮栅或电荷阱)或其它物理现象(例如,相变或偏振)进行编程,存储器单元的阈值电压(Vt)的改变决定每个存储器单元的数据状态(例如,数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模,且非易失性存储器的用途在持续扩大。
[0004] NAND快闪存储器是常用类型的快闪存储器装置,如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常,用于NAND快闪存储器的存储器单元阵列被布置成使得阵列中的一行中的每一存储器单元的控制栅极连接在一起以形成存取线,例如字线。阵列中的列包括在一对选择栅极之间,例如在源极选择晶体管与漏极选择晶体管之间,串联连接在一起的存储器单元串(常常被称为NAND串)。每个源极选择晶体管可连接到源极,而每个漏极选择晶体管可连接到数据线,例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择栅极的变型是已知的。
[0005] 编程存储器通常利用以下迭代过程:向存储器单元应用编程脉冲,并响应于所述编程脉冲而验证所述存储器单元是否已达到它的所要数据状态,并且在所述存储器单元通过验证之前一直重复所述迭代过程。一旦存储器单元通过验证,它就被禁止进行进一步编程,但是其它存储器单元仍可针对后续编程脉冲进行编程。迭代过程可以利用编程脉冲的改变的(例如,增加的)电压电平来重复,直到选择用于编程操作的每个存储器单元已达到其相应所要数据状态或声明某种故障(例如,在编程操作期间到达所允许的编程脉冲的最大数目)为止。
[0006] 在编程一个NAND串的选定存储器单元时,可禁止邻近NAND串的存储器单元编程。这通常涉及使邻近NAND串的沟道区的电压电平升压,使得施加到其存储器单元的编程电压在它的栅极堆叠内产生不足以使所述存储器单元的阈值电压发生可观改变的电压差。当沟道电压的升压不够时,被禁止存储器单元的阈值电压可能会出现意外改变。这是一种通常称为程序干扰的情况。
[0007] 为了满足对更高容量的存储器的要求,设计者一直求增加存储器密度,即,集成电路裸片的给定区的存储器单元的数目。增加存储器密度的一种方法是沿着半导体导柱竖直形成NAND串,所述半导体导柱可充当NAND串的沟道区。然而,此类NAND串架构可导致沟道区的电阻平更高,因此在应用编程脉冲之前,很难使沟道区的电压电平升压。发明内容
[0008] 在一方面,本申请提供一种操作存储器的方法,包括:将第一电压电平施加到第一数据线和第二数据线,同时将低于所述第一电压电平的第二电压电平施加到连接在所述第一数据线与第一经串联连接存储器单元串之间的第一选择栅极和连接在所述第二数据线与第二经串联连接存储器单元串之间的第二选择栅极;将低于所述第一电压电平的第三电压电平施加到所述第一数据线,同时继续将所述第一电压电平施加到所述第二数据线,并且同时继续将低于所述第一电压电平的电压电平施加到所述第一选择栅极和所述第二选择栅极;将高于所述第三电压电平的第四电压电平施加到所述第一选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述第二选择栅极;将高于所述第一电压电平的第五电压电平施加到第一存取线和第二存取线,同时继续将所述第四电压电平施加到所述第一选择栅极,并且同时继续将低于所述第一电压电平的电压电平施加到所述第二选择栅极,其中所述第一存取线和所述第二存取线分别耦合到所述第一经串联连接存储器单元串中的相应存储器单元和所述第二经串联连接存储器单元串中的相应存储器单元;以及将高于所述第五电压电平的第六电压电平施加到所述第一存取线,同时继续将所述第五电压电平施加到所述第二存取线。
[0009] 在另一方面,本申请还提供一种操作存储器的方法,包括:将第一电压电平施加到第一数据线和第二数据线,同时将低于所述第一电压电平的第二电压电平施加到连接在所述第一数据线与第一经串联连接存储器单元串之间的第一选择栅极和连接在所述第二数据线与第二经串联连接存储器单元串之间的第二选择栅极;将低于所述第一电压电平的第三电压电平施加到所述第一数据线,同时继续将所述第一电压电平施加到所述第二数据线,并且同时继续将所述第二电压电平施加到所述第一选择栅极和所述第二选择栅极;将高于所述第三电压电平的第四电压电平施加到所述第一选择栅极,同时继续将所述第二电压电平施加到所述第二选择栅极;将高于所述第一电压电平的第五电压电平施加到第一存取线和第二存取线,同时继续将所述第四电压电平施加到所述第一选择栅极,并且同时继续将所述第二电压电平施加到所述第二选择栅极;以及将高于所述第五电压电平的第六电压电平施加到所述第一存取线,同时继续将所述第五电压电平施加到所述第二存取线。
[0010] 在另一方面,本申请还提供一种操作存储器的方法,包括:将第一电压电平施加到多个数据线中的每一数据线,同时将低于所述第一电压电平的第二电压电平施加到多个选择栅极中的每一选择栅极,每个选择栅极连接在所述多个数据线中的相应数据线与多个经串联连接存储器单元串中的相应经串联连接存储器单元串之间;将低于所述第一电压电平的第三电压电平施加到所述多个数据线中的特定数据线,同时继续将所述第一电压电平施加到所述多个数据线中的不同数据线,并且同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中的每一选择栅极;将高于所述第三电压电平的第四电压电平施加到所述多个选择栅极中连接在所述特定数据线与所述多个经串联连接存储器单元串中的特定经串联连接存储器单元串之间的特定选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中连接在所述不同数据线与所述多个经串联连接存储器单元串中的不同经串联连接存储器单元串之间的不同选择栅极;将高于所述第一电压电平的第五电压电平施加到多个存取线中的每一存取线,同时继续将高于所述第三电压电平的电压电平施加到所述特定选择栅极,并且同时继续将低于所述第一电压电平的电压电平施加到所述不同选择栅极;以及将高于所述第五电压电平的第六电压电平施加到所述多个存取线中的特定存取线,同时继续将所述第五电压电平施加到所述多个存取线中的不同存取线。
[0011] 在另一方面,本申请还提供一种存储器,包括:存储器单元阵列,其包括多个经串联连接存储器单元串;以及用于所述存储器单元阵列的存取的控制器,其中所述控制器配置成使所述存储器进行以下操作:将第一电压电平施加到第一数据线和第二数据线,同时将低于所述第一电压电平的第二电压电平施加到连接在所述第一数据线与所述多个经串联连接存储器单元串中的第一经串联连接存储器单元串之间的第一选择栅极和连接在所述第二数据线与所述多个经串联连接存储器单元串中的第二经串联连接存储器单元串之间的第二选择栅极;将低于所述第一电压电平的第三电压电平施加到所述第一数据线,同时继续将所述第一电压电平施加到所述第二数据线,并且同时继续将所述第二电压电平施加到所述第一选择栅极和所述第二选择栅极;将高于所述第三电压电平的第四电压电平施加到所述第一选择栅极,同时继续将所述第二电压电平施加到所述第二选择栅极;将高于所述第一电压电平的第五电压电平施加到第一存取线和第二存取线,同时继续将所述第四电压电平施加到所述第一选择栅极,并且同时继续将所述第二电压电平施加到所述第二选择栅极,其中所述第一存取线和所述第二存取线分别耦合到所述第一经串联连接存储器单元串中的相应存储器单元和所述第二经串联连接存储器单元串中的相应存储器单元;以及将高于所述第五电压电平的第六电压电平施加到所述第一存取线,同时继续将所述第五电压电平施加到所述第二存取线。
[0012] 在另一方面,本申请还提供一种存储器,包括:存储器单元阵列,其包括多个经串联连接存储器单元串;以及用于所述存储器单元阵列的存取的控制器,其中所述控制器配置成使所述存储器进行以下操作:将第一电压电平施加到多个数据线中的每一数据线,同时将低于所述第一电压电平的第二电压电平施加到多个选择栅极中的每一选择栅极,每个选择栅极连接在所述多个数据线中的相应数据线与所述多个经串联连接存储器单元串中的相应经串联连接存储器单元串之间;将低于所述第一电压电平的第三电压电平施加到所述多个数据线中的特定数据线,同时继续将所述第一电压电平施加到所述多个数据线中的不同数据线,并且同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中的每一选择栅极;将高于所述第三电压电平的第四电压电平施加到所述多个选择栅极中连接在所述特定数据线与所述多个经串联连接存储器单元串中的特定经串联连接存储器单元串之间的特定选择栅极,同时继续将低于所述第一电压电平的电压电平施加到所述多个选择栅极中连接在所述不同数据线与所述多个经串联连接存储器单元串中的不同经串联连接存储器单元串之间的不同选择栅极;将高于所述第一电压电平的第五电压电平施加到多个存取线中的每一存取线,同时继续将高于所述第三电压电平的电压电平施加到所述特定选择栅极,并且同时继续将低于所述第一电压电平的电压电平施加到所述不同选择栅极;以及将高于所述第五电压电平的第六电压电平施加到所述多个存取线中的特定存取线,同时继续将所述第五电压电平施加到所述多个存取线中的不同存取线。附图说明
[0013] 图1是根据实施例的存储器的简化框图,所述存储器作为电子系统的部分与处理器通信。
[0014] 图2A-2B是可用于参考图1所述类型的存储器中的存储器单元阵列的部分的示意图。
[0015] 图2C是可用于参考图1所述类型的存储器中的存储器单元阵列的一部分的概念性绘图。
[0016] 图3描绘现有技术的编程操作的波形
[0017] 图4描绘根据实施例的编程操作的波形。
[0018] 图5根据实施例的操作存储器的方法的流程图
[0019] 图6是根据另一实施例的操作存储器的方法的流程图。

具体实施方式

[0020] 在以下详细描述中,参考附图,所述附图形成本发明的一部分,且其中借助于说明示出特定实施例。在图式中,遍及若干视图,相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下,可以利用其它实施例,并且可以做出结构、逻辑和电性改变。因此,不应按限制性意义来看待以下详细描述。
[0021] 例如,本文所使用的术语“半导体”可以指一层材料、晶片或基板,并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑外延硅层,以及本领域的技术人员熟知的其它半导体结构。此外,当在以下描述中参考半导体时,可能已利用先前处理步骤在基底半导体结构中形成区/接面,且术语半导体可包含含有此类区/接面的下伏层。除非另外根据上下文显而易见,否则如本文中所使用的术语导电(conductive)以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地,除非另外根据上下文显而易见,否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电连接。
[0022] 图1是根据实施例的呈存储器(例如,存储器装置)100形式的第一设备的简化框图,所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、蜂窝式电话等等。处理器130例如是在存储器装置100外部的控制器,它可以是存储器控制器或另一外部主机装置。
[0023] 存储器装置100包含逻辑上成行和列布置的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常被称为字线),而逻辑列的存储器单元通常选择性地连接到相同数据线(通常被称为位线)。单个存取线可与存储器单元的超过一个逻辑行相关联,且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够编程成至少两个数据状态中的一个。
[0024] 提供行解码电路系统108和列解码电路系统110以解码地址信号。接收并解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112,用于管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112、行解码电路系统108和列解码电路110通信,以在解码之前存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入命令。
[0025] 控制器(例如,在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取,并产生外部处理器130的状态信息,即,控制逻辑116配置成根据本文所描述的实施例执行存取操作(例如,读取操作、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信,以响应于地址而控制行解码电路系统108和列解码电路系统110。
[0026] 控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118锁存传入或传出的数据,如由控制逻辑116所引导,以在存储器单元阵列104分别忙于写入或读取其它数据时暂时性地存储数据。在编程操作(例如,写入操作)期间,数据可从高速缓冲寄存器118传递到数据寄存器120,以便转移到存储器单元阵列104;接着可在高速缓冲寄存器118中锁存来自I/O控制电路系统112的新数据。在读取操作期间,数据可从高速缓冲寄存器118传递到I/O控制电路系统112,以便输出到外部处理器130;接着可从数据寄存器120向高速缓冲寄存器118传递新数据。状态寄存器122可与I/O控制电路系统112和控制逻辑116通信,以锁存状态信息用于输出到处理器130。
[0027] 存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。依据存储器装置100的性质,可另外通过控制链路132接收额外或替代的控制信号(未示出)。存储器装置100通过复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据),并通过I/O总线134将数据输出到处理器130。
[0028] 例如,可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令,且接着可将所述命令写入到命令寄存器124中。可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址,且接着可将所述地址写入到地址寄存器114中。可通过I/O控制电路系统112处的8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据,且接着可将所述数据写入到高速缓冲寄存器118中。所述数据随后可写入到数据寄存器120中,用于编程存储器单元阵列104。对于另一实施例,高速缓冲寄存器118可省略,且所述数据可直接写入到数据寄存器120中。数据还可通过8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出。
[0029] 本领域的技术人员应了解,可以提供额外的电路系统和信号,并且图1的存储器装置100已经简化。应认识到,参考图1描述的各个块组件的功能性可能不必分离到集成电路装置的不同组件或组件部分。例如,集成电路装置的单个组件或组件部分可用于执行图1的超过一个块组件的功能性。可替代地,集成电路装置的一或多个组件或组件部分可组合执行图1的单个块组件的功能性。
[0030] 此外,尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚,但应注意,可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
[0031] 图2A是可用于参考图1所述类型的存储器中的存储器单元阵列200A的一部分的示意图,例如,作为存储器单元阵列104的一部分。存储器阵列200A包含存取线(例如,字线2020到202N)和数据线(例如位线204)。字线202可以多对一关系连接到图2A中未示出的全局存取线(例如,全局字线)。对于一些实施例,存储器阵列200A可在半导体上方形成,所述半导体例如可经导电掺杂以具有导电性类型,例如p型导电性(例如)以形成p阱,或n型导电性(例如)以形成n阱。
[0032] 存储器阵列200A可成行(每个行对应于字线202)和列(每个列对应于位线204)布置。每个列可包含一串串联连接的存储器单元(例如,非易失性存储器单元),例如NAND串2060到206M中的一个。每个NAND串206可连接(例如,选择性地连接)到共源极216(SRC),并且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206的存储器单元208可在选择栅极210(例如,场效应晶体管)和选择栅极
212(例如,场效应晶体管)之间串联连接,所述选择栅极210例如是选择栅极2100到210M中的一个(例如,可为源极选择晶体管,通常被称为选择栅极源极),所述选择栅极212例如是选择栅极2120到212M中的一个(例如,可为漏极选择晶体管,通常被称为选择栅极漏极)。选择栅极2100到210M可共同地连接到选择线214,例如源极选择线(SGS),且选择栅极2120到212M可共同地连接到选择线215,例如漏极选择线(SGD)。尽管描绘为传统的场效应晶体管,但是选择栅极210和212可利用与存储器单元208类似(例如,相同)的结构。选择栅极210和212可表示串联连接的多个选择栅极,其中串联的每个选择栅极配置成接收相同或独立的控制信号。
[0033] 每个选择栅极210的源极可连接到共源极216。每个选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。例如,选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此,每个选择栅极210可配置成将对应NAND串206选择性地连接到共源极216。每个选择栅极210的控制栅极可连接到选择线214。
[0034] 每个选择栅极212的漏极可连接到对应NAND串206的位线204。例如,选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每个选择栅极212的源极可连接到对应NAND串206的存储器单元208N。例如,选择栅极2120的源极可连接到对应NAND串2060的存储器单元
208N。因此,每个选择栅极212可配置成将对应NAND串206选择性地连接到公共位线204。每个选择栅极212的控制栅极可连接到选择线215。
[0035] 图2A中的存储器阵列可以是三维存储器阵列,例如其中NAND串206可大体上垂直于含有共源极216的平面和含有多个位线204的平面延伸,所述位线可大体上平行于含有共源极216的平面。
[0036] 存储器单元208的典型构造包含可(例如,通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如,浮栅、电荷阱等)和控制栅极236,如图2A中所示。数据存储结构234可包含导电和/或介电结构,而控制栅极236大体上由一或多种导电材料形成。在一些情况下,存储器单元208可进一步具有限定源极/漏极(例如,源极)230和限定源极/漏极(例如,漏极)232。存储器单元208使它们的控制栅极236连接到(并在一些情况下形成)字线202。
[0037] 存储器单元208的列可以是选择性地连接到给定位线204的一或多个NAND串206。存储器单元208的行可以是共同地连接到给定字线202的存储器单元208。存储器单元208的行可以但无需包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组,且存储器单元208的物理页通常包含共同地连接到给定字线202的每隔一个存储器单元208。例如,共同地连接到字线202N和选择性地连接到偶数位线204(例如,位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如,偶数存储器单元)的一个物理页,而共同地连接到字线202N和选择性地连接到奇数位线204(例如,位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如,奇数存储器单元)的另一物理页。尽管位线2043-2045在图2A中未明确描绘,但是根据图可以清楚存储器单元阵列200A的位线204可从位线2040连续编号到位线204M。共同地连接到给定字线202的存储器单元208的其它群组也可定义存储器单元208的物理页。对于特定存储器装置,共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元(在一些实施例中,其仍可为整个行)的物理页的部分(例如,存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含配置成一起擦除的那些存储器单元,例如连接到字线2020-
202N的所有存储器单元(例如,共享公共字线202的所有NAND串206)。除非明确区分,否则本文中对存储器单元页的参考是指存储器单元的逻辑页。
[0038] 图2B是可用于参考图1所述类型的存储器中的存储器单元阵列200B的一部分的另一示意图,例如,作为存储器单元阵列104的一部分。图2B中的相似编号元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并有竖直结构,所述竖直结构可包含半导体导柱,其中导柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可分别通过选择晶体管212(例如,其可以是漏极选择晶体管,通常被称为选择栅极漏极)选择性地连接到位线2040-204M,并通过选择晶体管210(例如,其可以是源极选择晶体管,通常被称为选择栅极源极)选择性地连接到共源极216。多个NAND串206可选择性地连接到相同位线204。NAND串206的子集可通过使选择线2150-215L偏置以选择性地启动各自位于NAND串206和位线204之间的特定选择晶体管212来连接到它们相应的位线204。选择晶体管210可通过使选择线214偏置来启动。每个字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202共同地彼此连接的多行存储器单元可统称为层。
[0039] 图2C是可用于参考图1所述类型的存储器中的存储器单元阵列200C的一部分的概念性绘图。图2C的数据线2040和2041可对应于图2B的数据线2040和2041。沟道区(例如,半导体导柱)23800和23801可表示分别响应于选择线2150和2151而选择性地连接到数据线2040的不同的经串联连接存储器单元串(例如,图2A-2B的NAND串206)的沟道区。类似地,沟道区23810和23811可表示分别响应于选择线2150和2151而选择性地连接到数据线2041的不同的经串联连接存储器单元串(例如,图2A-2B的NAND串206)的沟道区。图2A中描绘的存取线
2020-202N可在图2C中表示为存取线2020-2027,其中在此实例中,N可等于7。尽管经串联连接存储器单元串通常含有数目大得多的存储器单元,但是图2C已经简化以便论述。存储器单元(在图2C中未描绘)可以形成在存取线202和沟道区238的每个相交点处,并且对应于单个沟道区238的存储器单元可共同地形成一串串联连接的存储器单元(例如,图2A-2B的NAND串)。参考图2C描绘和描述的结构将用于在此处描述各种实施例。额外特征在此类结构中可为共同的,例如虚拟存取线、具有插入导电区的分段沟道区等。然而,对图2C中描绘的简化结构的此类更改或增强与本文中所描述的实施例无关。
[0040] 图3描绘现有技术的编程操作的波形。正如现有技术中典型的那样,编程操作可包含:第一部分,其用于将存储器单元块的存储器单元的沟道区预充电或催化(seed)到预充电电压电平;第二部分,其用于使并不意图用于编程的(例如,要禁止的)存储器单元块的经串联连接存储器单元串的沟道区的电压电平升压到足以禁止接收编程电压的那些经串联连接存储器单元串的任何存储器单元进行编程的电压电平;和第三部分,其用于编程存储器单元块的其它存储器单元串的一或多个选定存储器单元。第一部分通常涉及至少向要禁止编程的那些数据线(例如,未选定数据线)施加电压(例如,Vcc或另一供应电压),同时那些数据线通过漏极选择栅极的启动连接到它们相应的沟道区(例如,未选定沟道区)以及与那些沟道区相关联的所有存储器单元。第二部分通常涉及电浮那些未选定沟道区,然后将存取线电压增加到传递电压(例如,Vpass),以便使未选定沟道区的电压电平升压。传递电压的电压电平可选定为在足以禁止在编程操作的第三部分中接收编程电压的任何对应存储器单元进行编程的电平下达到未选定沟道区的经升压电压电平。
[0041] 考虑到图2C的存储器单元阵列200C的部分,其中选择形成在存取线2023和沟道区23800的相交点处的存储器单元来编程,但是要禁止其余存储器单元编程。在此实例中,存取线2023是选定存取线,例如,选择用于编程的存取线,而存取线2020-2022和2024-2027是未选定存取线,例如,未选择用于编程的存取线。类似地,在此实例中,数据线(例如,位线)2040是选定数据线,而数据线(例如,位线)2041是未选定或被禁止数据线。因为选择线2150可用于将数据线2040选择性地连接到选择用于编程的存储器单元,所以它可被称作选定选择线,即使它还可用于将数据线2041选择性地连接到形成在存取线2023和沟道区23810的相交点处的存储器单元也如此。
[0042] 在图3中,波形332表示在编程操作期间选定存取线(例如,存取线2023)的电压电平的波形,而波形334表示在编程操作期间未选定存取线(例如,所有未选定存取线2020-2022和2024-2027或其子集)的电压电平的波形。
[0043] 波形336表示在编程操作期间选定选择线(例如,图2C的漏极选择线SGD或选择线2150)的电压电平的波形,而波形338表示在编程操作期间未选定选择线(例如,图2C的漏极选择线SGD或选择线2151)的电压电平的波形。波形336可表示通过图2A的选择线215(例如,图2C的选择线2150)施加到选择栅极212的电压电平。波形338可表示通过其它选择线(例如,图2C的选择线2151)施加到对应选择栅极212的电压电平。
[0044] 波形340表示选择线(例如,图2C的源极选择线SGS或选择线214)的电压电平的波形。波形340可表示施加到图2A的选择栅极210的电压电平。波形342表示源极(例如,共源极或SRC 216)的波形。
[0045] 波形344表示在编程操作期间选定数据线(例如,位线)的电压电平的波形,而波形346表示在编程操作期间未选定数据线(例如,位线)的电压电平的波形。波形344和346可分别表示施加到图2C的数据线2040和2041的电压电平。在图3的以下描述中,圆括号中的参考标号是指相关电压电平的对应波形。
[0046] 在现有技术编程操作中,在时间t0,电压电平350可施加(例如,偏置)到选定存取线332和未选定存取线334。电压电平352可施加到选定(漏极)选择线336、未选定(漏极)选择线338和(源极)选择线340。电压电平354可施加到源极342。并且,电压电平356可施加到选定数据线344和未选定数据线346。所施加电压电平可开始于某一初始电压电平,例如,参考电势。参考电势可为供应电压,例如,Vss或接地(例如,0V)。
[0047] 通常,电压电平350(例如,催化电压电平)可小于数据线344/346的电压电平356。作为一个实例,施加到数据线344/346的电压电平356可为不同于(例如,高于)参考电势的电压电平的供应电压,例如,正供应电压或Vcc。施加到选择线336/338/340的电压电平352可高于电压电平356,以便启动对应选择栅极。施加到源极342的电压电平354也可高于电压电平350,并且可为与电压电平356相同的电压电平。
[0048] 在时间t1,施加到选择线336/338/340的电压电平可返回到参考电势或足以停用对应选择栅极的另一电压电平。施加到存取线332/334、源极342和数据线344/346的电压电平可分别维持在它们的电压电平350、354和356。从t0到t1的时间段可被称为催化时间或tSEED。在此时间段期间,可预期存储器单元的沟道的电压电平上升。
[0049] 在时间t2,施加到选定数据线344的电压电平可从电压电平356降低(例如,偏置)。例如,施加到选定数据线344的电压电平可转变到参考电势。施加到未选定数据线346的电压电平可维持在电压电平356。尽管施加到未选定数据线346的电压电平可维持在电压电平
356,但是由于与选定数据线344的电容耦合,可以预期它的电压电平发生暂时性下降。从t1到t2的时间段可被称为放电时间或tSGDdisc。
[0050] 在时间t3,选定(漏极)选择线336的电压电平可升高(例如,偏置)到电压电平358。电压电平358可足以启动与选定数据线相关联的对应选择栅极,并停用与未选定数据线相关联的对应选择栅极。从t2到t3的时间段可被称为数据线(例如,位线)设定时间或tBLSET。
在此时间段期间,数据线344/346的电压电平能够稳定到它们的预期电压电平。
[0051] 在时间t4,存取线332/334的电压电平可升高到某一电压电平360。电压电平360可足以启动它们对应的存储器单元,而不管所述存储器单元的数据状态如何,例如,Vpass。因为选择性地连接到未选定数据线的经串联连接存储器单元串的沟道区与它们相应的未选定数据线隔离(并且,例如,与源极隔离),所以存取线332/334的更高电压电平可能会进一步增加这些沟道区的电压电平(例如,使其升压)。选择性地连接到选定数据线的经串联连接存储器单元串的沟道区在连接到选定数据线时可能不会经历电压电平的改变。
[0052] 在时间t5,选定存取线334的电压电平可升高到某一电压电平362。电压电平362可足以改变(例如,增加)耦合到选择性地连接(例如,连接)到选定数据线的经串联连接存储器单元串的选定存取线的存储器单元的阈值电压,并且可配置成禁止耦合到选择性地连接到未选定数据线(例如,与未选定数据线隔离)的经串联连接存储器单元串的选定存取线的任何存储器单元的阈值电压的改变(例如,禁止阈值电压的增加)。
[0053] 在时间t6,编程操作可完成,并且各种电压电平可进行放电。正如典型的那样,接着可以是验证操作,以确定选择用于编程的任何存储器单元是否达到它们的预期目标数据状态(例如,目标阈值电压)。对于达到预期目标数据状态的此类存储器单元,它们可被禁止为后续编程操作进行编程,而未达到预期目标数据状态的其它此类存储器单元可被选择用于为后续编程操作进行编程。
[0054] 尽管上述图3的方法已在现有技术中使用,但是它在竖直存储器阵列(例如,图2C中描绘的结构)中可能是无效的。具体地说,当经串联连接存储器单元串的长度增加时,例如,当所述串含有更多存储器单元时,沟道区的长度可变长。沟道区的所得电阻可限制催化操作的有效性,并因此限制在催化部分期间可以达到的电压电平。为了缓解此类电阻问题,各种实施例试图在催化期间采用栅致漏极泄漏(GIDL)。
[0055] 图4描绘根据实施例的编程操作的波形。图4的论述将参考图2C的结构,与图3的论述中所使用的参考相同。
[0056] 在图4中,波形432表示在编程操作期间选定存取线(例如,存取线2023)的电压电平的波形,而波形434表示在编程操作期间未选定存取线(例如,所有未选定存取线2020-2022和2024-2027或其子集)的电压电平的波形。
[0057] 波形436表示在编程操作期间选定选择线(例如,图2C的漏极选择线SGD或选择线2150)的电压电平的波形,而波形438表示在编程操作期间未选定选择线(例如,图2C的漏极选择线SGD或选择线2151)的电压电平的波形。波形436可表示通过图2A的选择线215(例如,图2C的选择线2150)施加到选择栅极212的电压电平。波形438可表示通过另一选择线(例如,图2C的选择线2151)施加到对应选择栅极212的电压电平。波形436、438和440还可表示施加到各个选择线的对应选择栅极的电压电平的波形。
[0058] 波形440表示选择线(例如,图2C的源极选择线SGS或选择线214)的电压电平的波形。波形440可表示施加到图2A的选择栅极210的电压电平。波形442表示源极(例如,共源极或SRC 216)的波形。
[0059] 波形444表示在编程操作期间选定数据线(例如,位线)的电压电平的波形,而波形446表示在编程操作期间未选定数据线(例如,位线)的电压电平的波形。波形444和446可分别表示施加到图2C的数据线2040和2041的电压电平。在图4的以下描述中,圆括号中的参考标号是指相关电压电平的对应波形。
[0060] 不同于图3的现有技术方法,当数据线上的电压电平升高时,选择栅极(例如,图2A的选择栅极210和212)可保持停用(例如,处于参考电势),并且存取线(例如,存取线202)的电压电平可保持在参考电势。例如,在时间t0,电压电平450可施加到源极442,且电压电平452可施加到选定数据线444和未选定数据线446。所施加电压电平可开始于某一初始电压电平,例如,参考电势。参考电势可为供应电压,例如,Vss或接地(例如,0V)。
[0061] 作为一个实例,施加到数据线444/446的电压电平452可为不同于(例如,高于)参考电势的电压电平的供应电压,例如,Vcc。施加到源极442的电压电平450也可高于参考电势,并且可为与电压电平452相同的电压电平。电压电平450和/或电压电平452可为足以在选择栅极210和/或212上分别诱发GIDL的某一电压电平。沟道区(例如,图2C的沟道区338)在读取操作(例如,验证操作)之后具有负电压电平,这并不罕见。此负电压电平可约为几伏。选择栅极的外部接面上的所得反向偏置可用于产生GIDL电流。沟道区的负电压电平可向电洞传输提供较低电阻,使得GIDL电流能够促进沟道区的电压电平的中和。
[0062] 在时间t1,施加到选定数据线444的电压电平可从电压电平452降低(例如,偏置)。例如,施加到选定数据线444的电压电平可转变到参考电势。施加到未选定数据线446的电压电平可维持在电压电平452。尽管施加到未选定数据线446的电压电平可维持在电压电平
452,但是由于与选定数据线444的电容耦合,可以预期它的电压电平发生暂时性下降。从t0到t1的时间段可被称为催化时间或tSEED。在此时间段期间,由于GIDL电流,可预期存储器单元的沟道的电压电平上升,并且所述电压电平可达到中性(例如,0V)或正电压电平。注意,不存在在图3的过程中发现的对应放电时间(例如,tSGDdisc),这相比于现有技术可以节省时间。
[0063] 在时间t2,选定(漏极)选择线436的电压电平可升高(例如,偏置)到电压电平454。电压电平454可足以启动与选定数据线相关联的对应选择栅极,并停用与未选定数据线相关联的对应选择栅极。从t1到t2的时间段可被称为数据线(例如,位线)设定时间或tBLSET。
在此时间段期间,数据线444/446的电压电平能够稳定到它们的预期电压电平。
[0064] 在时间t3,存取线432/444的电压电平可升高到某一电压电平456。电压电平456可足以启动它们对应的存储器单元,而不管它们的数据状态如何,例如,Vpass。因为选择性地连接到未选定数据线的经串联连接存储器单元串的沟道区与它们相应的未选定数据线隔离(并且,例如,与源极隔离),所以存取线432/444的更高电压电平可能会进一步增加这些沟道区的电压电平(例如,使其升高)。选择性地连接到选定数据线的经串联连接存储器单元串的沟道区在连接到选定数据线时可能不会经历电压电平的改变。应注意,当电压电平456和电压电平360是相同电压电平时,并且当存取线432/434的电压电平从参考电势升高到电压电平456时,相比于其中存取线332/334的电压电平从电压电平350升高到电压电平
360的图3的现有技术的过程,沟道区的电压电平可获得更大升压。也就是说,针对未选定存取线,可以使用相同最终电压获得不同的更大电压来进行升压。
[0065] 在时间t4,选定存取线444的电压电平可升高到某一电压电平458。电压电平458可足以改变(例如,增加)耦合到选择性地连接(例如,连接)到选定数据线的经串联连接存储器单元串的选定存取线的存储器单元的阈值电压,并且可配置成禁止耦合到选择性地连接到未选定数据线(例如,与未选定数据线隔离)的经串联连接存储器单元串的选定存取线的任何存储器单元的阈值电压的改变(例如,禁止阈值电压的增加)。
[0066] 在时间t5,编程操作可完成,并且各种电压电平可进行放电。正如典型的那样,接着可以是验证操作,以确定选择用于编程的任何存储器单元是否达到它们的预期目标数据状态(例如,目标阈值电压)。对于达到预期目标数据状态的此类存储器单元,它们可被禁止为后续编程操作进行编程,而未达到预期目标数据状态的其它此类存储器单元可被选择用于为后续编程操作进行编程。
[0067] 图5是根据实施例的操作存储器的方法的流程图。在571处,可将第一电压电平施加到多个数据线中的每一数据线,同时可将低于第一电压电平的第二电压电平施加到多个选择栅极中的每一选择栅极。多个选择栅极中的选择栅极可分别连接在多个数据线中的相应数据线与多个经串联连接存储器单元串中的相应经串联连接存储器单元串之间。同时,可将第一电压电平施加到源极,并且可将第二电压电平施加到不同多个选择栅极中的每一选择栅极。不同多个选择栅极中的选择栅极可分别连接在源极与多个经串联连接存储器单元串中的相应经串联连接存储器单元串之间。参考图4的实例,并参考t0和t1之间的时间段的论述,第一电压电平可对应于电压电平452,且第二电压电平可对应于低于电压电平452的电压电平(例如,参考电势)。
[0068] 在573处,可将低于第一电压电平的第三电压电平施加到多个数据线中的特定(例如,选定)数据线,同时继续将第一电压电平施加到多个数据线中的不同(例如,未选定)数据线,并且同时继续将低于第一电压电平的电压电平(例如,第二电压电平)施加到多个选择栅极中的每一栅极。任选地,可继续将低于第一电压电平的电压电平(例如,第二电压电平)施加到不同多个选择栅极中的每一选择栅极。参考图4的实例,并参考t1和t2之间的时间段的论述,第三电压电平可对应于低于电压电平452的电压电平(例如,参考电势)。
[0069] 在575处,可将高于第三电压电平的第四电压电平施加到多个选择栅极中连接在所述特定数据线与多个经串联连接存储器单元串中的特定经串联连接存储器单元串(例如,含有选择用于编程的存储器单元)之间的特定(例如,选定)选择栅极,同时继续将低于第一电压电平的电压电平(例如,第二电压电平)施加到多个选择栅极中连接在所述不同数据线与多个经串联连接存储器单元串中的不同经串联连接存储器单元串(例如,不含选择用于编程的存储器单元)之间的不同(例如,未选定)选择栅极。任选地,可继续将低于第一电压电平的电压电平(例如,第二电压电平)施加到不同多个选择栅极中的选择栅极。参考图4的实例,并参考t2和t3之间的时间段的论述,第四电压电平可对应于电压电平454。
[0070] 在577处,可将高于第一电压电平的第五电压电平施加到多个存取线中的每一存取线,同时继续将高于第三电压电平的电压电平(例如,第四电压电平)施加到所述特定选择栅极,并且同时继续将低于第一电压电平的电压电平(例如,第二电压电平)施加到所述不同选择栅极。任选地,可继续将低于第一电压电平的电压电平(例如,第二电压电平)施加到不同多个选择栅极中的选择栅极。参考图4的实例,并参考t3和t4之间时间段的论述,第五电压电平可对应于电压电平456。
[0071] 在579处,可将高于第五电压电平的第六电压电平施加到多个存取线中的特定(例如,选定)存取线,同时继续将第五电压电平施加到多个存取线中的不同(例如,未选定)存取线。参考图4的实例,并参考t4和t5之间的时间段的论述,第六电压电平可对应于电压电平458。
[0072] 图6是根据另一实施例的操作存储器的方法的流程图。在681处,可将第一电压电平施加到第一(例如,选定)数据线和第二(例如,未选定)数据线,同时可将低于第一电压电平的第二电压电平施加到连接在第一数据线与第一经串联连接存储器单元串之间的第一(例如,选定)选择栅极和连接在第二数据线与第二经串联连接存储器单元串之间的第二(例如,未选定)选择栅极。同时,可将第一电压电平施加到源极,并且可将第二电压电平施加到连接在源极与第一经串联连接存储器单元串之间的第三选择栅极和连接在源极和第二经串联连接存储器单元串之间的第四选择栅极。第一经串联连接存储器单元串可含有选择用于在编程操作期间编程的存储器单元,而第二经串联连接存储器单元串可能不含选择用于在编程操作期间编程的存储器单元。参考图4的实例,并参考t0和t1之间的时间段的论述,第一电压电平可对应于电压电平452,且第二电压电平可对应于低于电压电平452的电压电平(例如,参考电势)。
[0073] 在683处,可将低于第一电压电平的第三电压电平施加到第一数据线,同时继续将第一电压电平施加到第二数据线,并且同时继续将第二电压电平施加到第一选择栅极和第二选择栅极。任选地,可继续将第二电压电平施加到第三选择栅极和第四选择栅极。参考图4的实例,并参考t1和t2之间的时间段的论述,第三电压电平可对应于低于电压电平452的电压电平(例如,参考电势)。
[0074] 在685处,可将高于第三电压电平的第四电压电平施加到第一选择栅极,同时继续将第二电压电平施加到第二选择栅极。任选地,可继续将第二电压电平施加到第三选择栅极和第四选择栅极。参考图4的实例,并参考t2和t3之间的时间段的论述,第四电压电平可对应于电压电平454。
[0075] 在687处,可将高于第一电压电平的第五电压电平施加到第一(例如,选定)存取线和第二(例如,未选定)存取线,同时继续将第四电压电平施加到第一选择栅极,并且同时继续将第二电压电平施加到第二选择栅极。任选地,可继续将第二电压电平施加到第三选择栅极和第四选择栅极。参考图4的实例,并参考t3和t4之间的时间段的论述,第五电压电平可对应于电压电平456。
[0076] 在689处,可将高于第五电压电平的第六电压电平施加到第一存取线,同时继续将第五电压电平施加到第二存取线。参考图4的实例,并参考t4和t5之间的时间段的论述,第六电压电平可对应于电压电平458。
[0077] 结论
[0078] 尽管本文中已经说明并描述了特定实施例,但所属领域的技术人员应了解,预计实现相同目的的任何布置可以取代所示的特定实施例。所属领域的技术人员将清楚实施例的许多调适。因此,本申请意图涵盖实施例的任何调适或变型。
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