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具有处于 存储器串中的口袋结构的三维存储器件及其形成方法

阅读：510发布：2021-06-07

专利汇可以提供具有处于存储器串中的口袋结构的三维存储器件及其形成方法专利检索，专利查询，专利分析的服务。并且公开了具有处于存储器串中的口袋结构的3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、处于衬底上的选择性外延层、处于选择性外延层上的包括交替的导电层和电介质层的存储器堆叠层、以及包括在存储器堆叠层中垂直延伸的沟道结构和在选择性外延层中垂直延伸的口袋结构的存储器串。所述存储器串包括在所述沟道结构中垂直延伸并且在所述口袋结构中垂直以及横向延伸并接触所述选择性外延层的半导体沟道。，下面是具有处于存储器串中的口袋结构的三维存储器件及其形成方法专利的具体信息内容。

权利要求

1.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底上的选择性外延层；
处于所述选择性外延层上的存储器堆叠层，所述存储器堆叠层包括交替的导电层和电介质层；以及
存储器串，其包括在所述存储器堆叠层中垂直延伸的沟道结构以及在所述选择性外延层中垂直延伸的口袋结构；
其中，所述存储器串包括在所述沟道结构中垂直延伸并且在所述口袋结构中垂直以及横向延伸并与所述选择性外延层接触的半导体沟道。
2.根据权利要求1所述的3D存储器件，其中，所述沟道结构的横向尺寸不大于所述口袋结构的横向尺寸。
3.根据权利要求2所述的3D存储器件，其中，所述沟道结构的横向尺寸与所述口袋结构的横向尺寸相同。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述存储器串包括沿横向处于所述存储器堆叠层和所述沟道结构中的所述半导体沟道之间的存储器膜，所述存储器膜在所述沟道结构中垂直延伸并且在所述口袋结构中横向延伸。
5.根据权利要求4所述的3D存储器件，其中，所述存储器膜包括阻挡层、存储层和隧穿层。
6.根据权利要求1-5中的任何一项所述的3D存储器件，其中，所述存储器串包括被所述半导体沟道包围的帽盖层，所述帽盖层在所述口袋结构中的横向尺寸大于所述帽盖层在所述沟道结构中的横向尺寸。
7.根据权利要求1-6中的任何一项所述的3D存储器件，其中，所述选择性外延层包括单晶硅，并且所述半导体沟道包括多晶硅。
8.根据权利要求1-7中的任何一项所述的3D存储器件，其中，所述半导体沟道在所述口袋结构中横向延伸大约20nm。
9.根据权利要求1-8中的任何一项所述的3D存储器件，其中，所述半导体沟道在所述存储器串的下端是平的。
10.根据权利要求1-9中的任何一项所述的3D存储器件，还包括垂直延伸穿过所述存储器堆叠层并且与所述选择性外延层接触的源极接触结构。
11.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底上的选择性外延层；
处于所述选择性外延层上的存储器堆叠层，所述存储器堆叠层包括交替的导电层和电介质层；以及
存储器串，其包括在所述存储器堆叠层中垂直延伸的沟道结构以及在所述选择性外延层中垂直延伸的口袋结构，
其中，所述沟道结构的横向尺寸不大于所述口袋结构的横向尺寸。
12.根据权利要求11所述的3D存储器件，其中，所述沟道结构的横向尺寸与所述口袋结构的横向尺寸相同。
13.根据权利要求11或12所述的3D存储器件，其中，所述存储器串包括在所述沟道结构中垂直延伸并且在所述口袋结构中垂直以及横向延伸并与所述选择性外延层接触的半导体沟道。
14.根据权利要求13所述的3D存储器件，其中，所述半导体沟道在所述口袋结构中横向延伸大约20nm。
15.根据权利要求13或14所述的3D存储器件，其中，所述存储器串包括沿横向处于所述存储器堆叠层和所述沟道结构中的所述半导体沟道之间的存储器膜，所述存储器膜在所述沟道结构中垂直延伸并且在所述口袋结构中横向延伸。
16.根据权利要求15所述的3D存储器件，其中，所述存储器膜包括阻挡层、存储层和隧穿层。
17.根据权利要求13-16中的任何一项所述的3D存储器件，其中，所述存储器串包括被所述半导体沟道包围的帽盖层，所述帽盖层在所述口袋结构中的横向尺寸大于所述帽盖层在所述沟道结构中的横向尺寸。
18.根据权利要求13-17中的任何一项所述的3D存储器件，其中，所述选择性外延层包括单晶硅，并且所述半导体沟道包括多晶硅。
19.根据权利要求13-18中的任何一项所述的3D存储器件，其中，所述半导体沟道在所述存储器串的下端是平的。
20.根据权利要求11-19中的任何一项所述的3D存储器件，还包括垂直延伸穿过所述存储器堆叠层并且与所述选择性外延层接触的源极接触结构。
21.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成选择性外延牺牲层并且在所述选择性外延牺牲层上方形成电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层和所述选择性外延牺牲层的第一开口；
扩大所述第一开口的垂直延伸穿过所述选择性外延牺牲层的部分；
接下来沿所述第一开口的侧壁和底表面将存储器膜和半导体沟道按照该顺序形成；
去除所述选择性外延牺牲层，以形成暴露所述存储器膜的部分的腔穴；
去除所述存储器膜的在所述腔穴中暴露的所述部分，以暴露所述半导体沟道的部分；
以及
从所述衬底外延生长选择性外延层，以填充所述腔穴并且与所述半导体沟道的所述部分接触。
22.根据权利要求21所述的方法，其中，扩大所述第一开口的所述部分包括通过所述第一开口对所述选择性外延牺牲层进行回蚀刻。
23.根据权利要求22所述的方法，其中，
形成所述存储器膜包括接下来将第一氧化硅层、氮化硅层和第二氧化硅层按照该顺序沉积在所述第一开口的侧壁和底表面上；并且
形成所述半导体沟道包括在所述第二氧化硅层之上沉积多晶硅层。
24.根据权利要求23所述的方法，其中，所述第一氧化硅层、所述氮化硅层、所述第二氧化硅层和所述多晶硅层在所述第一开口的所述扩大部分中横向延伸。
25.根据权利要求21-24中的任何一项所述的方法，还包括在形成所述存储器膜和所述半导体沟道之后：
形成垂直延伸穿过所述电介质堆叠层的第二开口，以暴露所述选择性外延牺牲层的部分；以及
形成覆盖所述第二开口的侧壁的保护层。
26.根据权利要求25所述的方法，其中，形成所述保护层包括：
在所述第二开口的侧壁和底表面上沉积高介电常数(高k)电介质层；以及蚀刻掉所述高k电介质层的处于所述第二开口的底表面上的部分，以暴露所述选择性外延牺牲层的部分。
27.根据权利要求25或26所述的方法，其中
去除所述选择性外延牺牲层包括通过所述第二开口蚀刻所述选择性外延牺牲层；并且去除所述存储器膜的在所述腔穴中暴露的所述部分包括对所述存储器膜的所述部分进行蚀刻，直到被所述半导体沟道的部分停止。
28.根据权利要求25-27中的任何一项所述的方法，还包括在外延生长所述选择性外延层之后：
去除所述保护层；以及
通过所述第二开口形成存储器堆叠层，以代替所述电介质堆叠层。
29.根据权利要求28所述的方法，还包括在所述第二开口中形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储器堆叠层以与所述选择性外延牺牲层接触。
30.根据权利要求21-29中的任何一项所述的方法，其中，所述衬底是硅衬底，并且所述选择性外延层包括单晶硅。

说明书全文

具有处于 存储器串中的口袋结构的三维存储器件及其形成

方法

背景技术

[0001] 本公开的实施例涉及三维(3D)存储器件及其制作方法。

[0002] 通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。

[0003] 3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。发明内容

[0004] 本文公开了具有处于存储器串中的口袋结构的3D存储器件及其形成方法的实施例。

[0005] 在一个示例中，一种3D存储器件包括衬底、处于衬底上的选择性外延层、处于选择性外延层上的包括交替的导电层和电介质层的存储器堆叠层、以及包括在存储器堆叠层中垂直延伸的沟道结构和在选择性外延层中垂直延伸的口袋结构的存储器串。所述存储器串包括在所述沟道结构中垂直延伸并且在所述口袋结构中垂直以及横向延伸并接触所述选择性外延层的半导体沟道。

[0006] 在另一示例中，一种3D存储器件包括衬底、处于衬底上的选择性外延层、处于选择性外延层上的包括交替的导电层和电介质层的存储器堆叠层以及包括在存储器堆叠层中垂直延伸的沟道结构和在选择性外延层中垂直延伸的口袋结构的存储器串。所述沟道结构的横向尺寸不大于所述口袋结构的横向尺寸。

[0007] 在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成选择性外延牺牲层并且在选择性外延牺牲层上方形成电介质堆叠层。形成垂直延伸穿过电介质堆叠层和选择性外延牺牲层的第一开口。扩大第一开口的垂直延伸穿过选择性外延牺牲层的部分。接下来沿第一开口的侧壁和底表面按照该顺序形成存储器膜和半导体沟道。去除选择性外延牺牲层，以形成暴露存储器膜的部分的腔穴。去除存储器膜的在所述腔穴中暴露的部分，以暴露半导体沟道的部分。从衬底外延生长选择性外延层，以填充所述腔穴并且与半导体沟道的所述部分接触。附图说明

[0008] 被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

[0009] 图1A-1C示出了用于形成3D存储器件的示例性制作工艺。

[0010] 图2示出了根据本公开的一些实施例的具有处于存储器串中的口袋结构的示例性3D存储器件的截面图。

[0011] 图3A-3L示出了根据本公开的一些实施例的用于形成具有处于存储器串中的口袋结构的3D存储器件的示例性制作工艺。

[0012] 图4A-4B示出了根据本公开的一些实施例的用于形成具有处于存储器串中的口袋结构的3D存储器件的示例性方法的流程图。

[0013] 将参考附图描述本公开的实施例。

具体实施方式

[0014] 尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。

[0015] 要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围中。

[0016] 通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。

[0017] 应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

[0018] 此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。

[0019] 如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶片的非导电材料制成。

[0020] 如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。

[0021] 如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±
20％或±30％)中变化。

[0022] 如本文所用，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文称为“存储器串”，例如NAND串)，以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。文中使用的术语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。

[0023] 在一些3D NAND存储器件中，选择性地生长围绕NAND存储器串的侧壁的半导体插塞。与形成于NAND存储器串的下端的另一种类型的半导体插塞相比，侧壁半导体插塞的形成避免了蚀刻处于沟道孔的底表面处的存储器膜和半导体沟道，由此增大了工艺窗口，尤其是在采用先进技术制作3D NAND存储器件时，例如，在利用多堆栈架构制作具有96级或更多级的3D NAND存储器件时。然而，由于某些用于形成侧壁半导体插塞的工艺必须对底部牺牲层和存储器膜进行蚀刻，以暴露与侧壁半导体插塞接触的半导体沟道，因而对处于具有提高的级数的电介质堆叠层下的牺牲层和存储器膜的去除将使NAND存储器串的底部结构变弱，其可能导致剥离问题，乃至引起塌陷。

[0024] 例如，图1A–1C示出了用于形成3D存储器件的示例性制作工艺。如

[0025] 图1A所示，电介质堆叠层104包括形成于衬底102上方的交替的栅极牺牲层106和电介质层108。一旦完成了所有的制作工艺，就通过用导电层代替每个栅极牺牲层106的栅极替换工艺用存储器堆叠层代替电介质堆叠层104。在电介质堆叠层104和衬底102之间垂直地形成选择性外延牺牲层110和焊盘氧化物层112。NAND存储器串114在电介质堆叠层104中垂直地延伸穿过选择性外延牺牲层110和焊盘氧化物层112并进入衬底102。NAND存储器串114包括存储器膜116，存储器膜116包括沿NAND存储器串114的侧壁的阻挡层118、存储层120和隧穿层122。NAND存储器串114还包括被存储器膜116包围的半导体沟道124和帽盖层
126。

[0026] 如图1A所示，形成垂直地穿过电介质堆叠层104进入选择性外延牺牲层110中的缝隙128。形成覆盖缝隙128的侧壁的保护层130。去除保护层130的底部表面，以暴露选择性外延牺牲层110的部分。如图1B所示，制作工艺继续进行，从而通过缝隙128去除选择性外延牺牲层110(如图1A所示)，以形成暴露存储器膜116的部分的腔穴132。如图1C所示，制作工艺继续进行，从而去除在腔穴132中暴露的存储器膜116的部分，以暴露半导体沟道124的部分(如134中圈出的)。当在接下来的工艺中利用选择性外延层(未示出)填充腔穴132之前，部分134变成了薄弱点(下文的“薄弱点134”)，因为其必须支撑整个上面的结构，例如，电介质堆叠层104，这可能导致剥离问题，乃至引起塌陷，从而降低成品率。

[0027] 本公开的各种实施例提供了一种用于在制作工艺期间在选择性外延牺牲层的去除和选择性外延层的形成之间支撑上部结构的具有更高机械强度的改进结构及其制作方法。在一些实施例中，通过对选择性外延牺牲层进行回蚀刻来形成3D NAND存储器串的在选择性外延牺牲层中延伸的口袋结构。口袋结构中的半导体沟道和帽盖层与它们在图1C的薄弱点134中的对等物相比可以具有更大的尺寸，以提供更强的机械支撑，由此降低塌陷的风险，并提高成品率。此外，除了回蚀刻工艺之外不需要任何附加的会提高制作成本和复杂性的制作工艺。

[0028] 图2示出了根据本公开的一些实施例的具有处于存储器串中的口袋结构的3示例性3D存储器件200的截面图。3D存储器件200可以包括衬底202，衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施例中，衬底202是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合受到减薄的减薄衬底(例如，半导体层)。应当指出，在图2中包含x轴和y轴是为了进一步例示3D存储器件200中的部件的空间关系。3D存储器件200的衬底202包括沿x方向(即，横向方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，当衬底(例如，衬底202)在y方向(即，垂直方向)上处于3D存储器件(例如，3D存储器件200)的最低平面中时，所述3D存储器件的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“上方”还是“下方”是沿y方向相对于所述3D存储器件的衬底而确定的。在本公开中将通篇采用相同的概念来描述空间关系。

[0029] 3D存储器件200可以是单片式3D存储器件的部分。术语“单片式”是指3D存储器件的部件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片式3D存储器件而言，由于外围器件加工和存储阵列器件加工的褶积的原因，制造将面临额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成或者将要形成在同一衬底上的外围器件相关联的热预算的限制。

[0030] 替代地，3D存储器件200可以是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，外围器件和存储阵列器件)可以单独形成在不同衬底上，并且之后按照(例如)面对面方式键合。在一些实施例中，存储阵列器件衬底(例如，衬底202)作为键合的非单片式3D存储器件的衬底保留下来，并使外围器件(包括用于促进3D存储器件200的操作的任何适当的数字、模拟和/或混合信号外围电路，例如，页缓冲器、解码器和锁存器；未示出)翻转，并且朝下面向存储阵列器件(例如，NAND存储器串)，以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底202)受到翻转并且向下朝向外围器件(未示出)以用于混合键合，以使得在键合的非单片式3D存储器件中，存储阵列器件处于外围器件上方。存储阵列器件衬底(例如，衬底202)可以是减薄衬底(其并非键合的非单片式3D存储器件的衬底)，并且可以在减薄的存储阵列器件衬底的背面形成非单片式3D存储器件的后道工序(BEOL)互连。

[0031] 如图2所示，3D存储器件200还包括处于衬底202上的选择性外延层210。选择性外延层210可以是如上文所述的“侧壁半导体插塞”的示例。选择性外延层210可以包括从衬底202向上外延生长的半导体材料(例如，硅)。在一些实施例中，衬底202是硅衬底，并且选择性外延层210包括单晶硅，即与衬底202相同的材料。换言之，选择性外延层210可以包括外延生长的半导体层，其为与衬底202的材料相同的材料。在一些实施例中，选择性外延层210充当NAND存储器串212的阵列的阵列公共源极(ACS)的至少部分。

[0032] 在一些实施例中，3D存储器件200是NAND闪速存储器件，其中，存储单元是以NAND存储器串212的阵列的形式提供的，所述NAND存储器串在衬底202上方垂直延伸。存储阵列器件可以包括延伸穿过多个对的NAND存储器串212，其中，每一对包括导电层206和电介质层208(本文被称为“导电/电介质层对”)。堆叠的导电/电介质层对在文中又被称为“存储器堆叠层”204。存储器堆叠层204中的导电/电介质层对的数量(例如，32、64、96、128、160、192、256等)确定3D存储器件200中的存储单元的数量。存储器堆叠层204可以包括处于选择性外延层210上的多个交替的导电层206和电介质层208。存储器堆叠层204中的导电层206和电介质层208可以在竖直方向上交替。导电层206可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。尽管图2未示出，但是应当理解，在一些实施例中，存储器堆叠层204可以具有多堆栈架构，例如包括下部存储器堆栈和处于下部存储器堆栈上的上部存储器堆栈的双堆栈架构。

[0033] 如图2所示，NAND存储器串212可以包括在存储器堆叠层204中垂直延伸的沟道结构213以及在选择性外延层210中和沟道结构213下方延伸的口袋结构226。NAND存储器串212可以包括利用半导体材料(例如，作为半导体沟道222)和电介质材料(例如，作为存储器膜214)填充的沟道孔。在一些实施例中，半导体沟道222包括硅，例如非晶硅、多晶硅或单晶硅。在一个示例中，半导体沟道222包括多晶硅。在一些实施例中，存储器膜214是包括隧穿层220、存储层218(又称为“电荷捕集层”)和阻挡层216的复合层。沟道孔的其余空间可以部分或者全部填充有包括电介质材料(例如，氧化硅)的帽盖层224。沟道结构213可以具有圆柱形状(例如，柱形形状)。根据一些实施例，帽盖层224、半导体沟道222、隧穿层220、存储层
218和阻挡层216按照此顺序从柱的中心向柱的外表面沿径向布置。隧穿层220可以包括氧化硅、氮氧化硅或其任何组合。存储层218可以包括氮化硅、氮氧化或其任何组合。阻挡层
216可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜214可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

[0034] 在一些实施例中，存储器堆叠层204中的导电层206(每者是字线的部分)充当NAND存储器串212中的存储单元的栅极导体。导电层206可以包括多个NAND存储单元的多个控制栅极，并且可以横向延伸以作为终止于存储器堆叠层204的边缘的字线(例如，在存储器堆叠层204的阶梯结构中)。在一些实施例中，NAND存储器串212中的存储单元晶体管包括由W制成的栅极导体(例如，与沟道结构213毗邻的导电层206的部分)、包括钛/氮化钛(Ti/TiN)或者钽/氮化钽(Ta/TaN)的粘合层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)以及上文详细描述的沟道结构213。

[0035] 在一些实施例中，NAND存储器串212还包括处于NAND存储器串212的上部中(例如，处于其上端)的沟道插塞225。如文中所使用的，在衬底202被置于3D存储器件200的最低平面中时，部件(例如，NAND存储器串212)的“上端”是在y方向上离衬底202较远的一端，并且部件(例如，NAND存储器串212)的“下端”是在y方向上离衬底202较近的一端。沟道插塞225可以是半导体沟道222的上端或者可以是与半导体沟道222的上端接触的单独结构。沟道插塞225可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞225充当NAND存储器串212的漏极。

[0036] 与其中NAND存储器串114具有在将要形成选择性外延层的腔穴132中延伸的薄弱点134的图1C不同，NAND存储器串114可以包括在选择性外延层210中延伸的口袋结构226，从而在制作工艺期间为上部结构(例如，存储器堆叠层204)提供更强的机械支撑。与其中NAND存储器串114仅包括在薄弱点134中垂直延伸的半导体沟道124的部分(而没有存储器膜116)的图1C不同，NAND存储器串114可以包括在口袋结构226中垂直和横向延伸的半导体沟道124的部分。结果，与其中NAND存储器串114在薄弱点134处的横向尺寸(例如，x方向上的宽度)小于上方的NAND存储器串114的横向尺寸的图1C不同，根据一些实施例，图2中的沟道结构213的横向尺寸W1(x方向上的宽度)不大于口袋结构226的横向尺寸W2(例如，x方向上的宽度)。在一些实施例中，图2中的沟道结构213的横向尺寸W1在标称上与口袋结构226的横向尺寸W2相同。也就是说，NAND存储器串212可以在沟道结构213和口袋结构226两者中沿垂直方向具有均匀直径。

[0037] 如图2所示，3D存储器件200中的半导体沟道222可以在沟道结构213中垂直延伸，并且可以在口袋结构226中垂直地并且横向地延伸并且与选择性外延层210接触。在一些实施例中，选择性外延层210包括单晶硅，并且半导体沟道222包括多晶硅。口袋结构226中的半导体沟道222的部分可以与选择性外延层210接触，以在NAND存储器串212和选择性外延层210之间形成电连接。在一些实施例中，半导体沟道222在口袋结构226中横向延伸一定距离，该距离在标称上与存储器膜214的厚度(即，阻挡层216、存储层218和隧穿层220的总厚度)相同。例如，半导体沟道222可以在口袋结构226中横向延伸大约20nm，例如20nm。结果，根据一些实施例，形成在口袋结构226中的相对侧壁上的半导体沟道222之间的距离大于形成在沟道结构213中的相对侧壁上的半导体沟道222之间的距离。在一些实施例中，由于使用选择性外延层210作为侧壁半导体插塞而非使用需要去除半导体沟道222的处于NAND存储器串的下端的至少部分的处于下面的半导体插塞，因而半导体沟道222在NAND存储器串212的下端是平的。

[0038] 如图2所示，根据一些实施例，3D存储器件200的被半导体沟道222包围的帽盖层224在口袋结构226中的横向尺寸大于其在沟道结构213中的横向尺寸。与其中帽盖层126沿垂直方向具有均匀的横向尺寸的图1C不同，3D存储器件200的帽盖层224可以在口袋结构
226中变得更厚，从而连同扩展的半导体沟道222一起提供增强的机械强度，以支撑上部结构，例如，存储器堆叠层204。

[0039] 在一些实施例中，3D存储器件200中的存储器膜214沿横向处于存储器堆叠层204和沟道结构213中的半导体沟道222之间。如图2所示，存储器膜214可以在沟道结构213中垂直延伸，并且在口袋结构226中横向延伸。与其中去除了薄弱点134中的存储器膜116的图1C不同，横向延伸的存储器膜214的至少部分能够保留在口袋结构226中，从而为上部结构(例如，存储器堆叠层204)提供进一步的支撑。

[0040] 在一些实施例中，3D存储器件200还包括源极接触结构228。源极接触结构228可以垂直地延伸穿过存储器堆叠层204中的导电/电介质层对并与选择性外延层210接触。源极接触结构228还可以横向延伸(例如，沿垂直于x方向和y方向的方向)，从而将存储器堆叠层204划分成多个块。源极接触结构228可以包括采用包括但不限于W、Co、Cu、Al、硅化物或其任何组合的导电材料填充的开口(例如，缝隙)，以形成源极导体232。源极接触结构228还可以包括沿横向处于源极导体232和存储器堆叠层204之间的具有电介质材料(例如，氧化硅)的间隔部230，从而使源极导体232与处于存储器堆叠层204中的周围导电层206电绝缘。结果，多个源极接触结构228能够将3D存储器件200划分成多个存储块和/或存储指。在一些实施例中，源极导体232包括处于其下部的与选择性外延层210(例如，包括单晶硅)接触的多晶硅以及处于其上部的与金属互连(未示出)接触的金属(例如，W)，从而在选择性外延层
210(例如，作为NAND存储器串212的源极)和金属互连之间形成电连接。

[0041] 图3A-3L示出了根据本公开的一些实施例的用于形成具有处于存储器串中的口袋结构的3D存储器件的示例性制作工艺。图4示出了根据本公开的一些实施例的用于形成具有处于存储器串中的口袋结构的3D存储器件的示例性方法400的流程图。图3A-3L以及图4A-4B中描绘的3D存储器件的示例包括图2中描绘的3D存储器件200。将对图3A-3L以及图
4A-4B一起描述。应当理解，方法400中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图4A-4B所示的顺序执行的。

[0042] 参考图4A，方法400开始于操作402，其中，在衬底上方形成选择性外延牺牲层，并且在选择性外延牺牲层上方形成电介质堆叠层。衬底可以是硅衬底。选择性外延牺牲层可以是多晶硅衬底。电介质堆叠层可以包括多个交替的牺牲层和电介质层。

[0043] 如图3A所示，在硅衬底302上方形成选择性外延牺牲层306。可以通过使用一种或多种薄膜沉积工艺沉积多晶硅或者随后可以被选择性去除的任何其他适当牺牲材料(例如，碳)来形成选择性外延牺牲层306，所述沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，通过在形成选择性外延牺牲层306之前在衬底302上沉积如氧化硅的电介质材料或者对硅衬底302进行热氧化而在选择性外延牺牲层306和硅衬底302之间形成焊盘氧化物层304。在选择性外延牺牲层306上形成包括多个由第一电介质层(被称为“栅极牺牲层308”)和第二电介质层310构成的对(在文中一起被称为“电介质层对”)的电介质堆叠层312。根据一些实施例，电介质堆叠层312包括交替的栅极牺牲层308和电介质层310。电介质层310和栅极牺牲层308可以替代地沉积在处于硅衬底302上方的选择性外延牺牲层306上，以形成电介质堆叠层312。在一些实施例中，每个电介质层310包括氧化硅层，并且每个栅极牺牲层308包括氮化硅层。电介质堆叠层312可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。

[0044] 方法400进行至操作404，如图4A所示，其中，形成垂直地延伸穿过电介质堆叠层和选择性外延牺牲层的第一开口。如图3A所示，沟道孔314是垂直地延伸穿过电介质堆叠层312和选择性外延牺牲层306的开口。在一些实施例中，形成穿过电介质堆叠层312和选择性外延牺牲层306的多个开口，使得每个开口变成用于在后面的工艺中生长各个NAND存储器串的位置。在一些实施例中，用于形成沟道孔314的制作过程包括湿法蚀刻和/或干法蚀刻，例如，深度离子反应蚀刻(DRIE)。在一些实施例中，沟道孔314进一步延伸穿过焊盘氧化物层304并且进入到硅衬底302的顶部。穿过电介质堆叠层312、选择性外延牺牲层306和焊盘氧化物层304的蚀刻工艺可以不停止于硅衬底302的顶表面处，并且可以继续蚀刻掉硅衬底
302的部分。在一些实施例中，在蚀刻穿过电介质堆叠层312、选择性外延牺牲层306和焊盘氧化物层304之后，使用单独的蚀刻工艺蚀刻硅衬底302的部分。

[0045] 方法400进行到操作406，如图4A所示，其中，扩大第一开口的垂直延伸穿过选择性外延牺牲层的部分。在一些实施例中，为了扩大第一开口的该部分，通过第一开口对选择性外延牺牲层进行回蚀刻。如图3B所示，扩大沟道孔314的垂直延伸穿过选择性外延牺牲层306的部分316。例如，可以通过对选择性外延牺牲层306的围绕沟道孔314的部分进行回蚀刻而增大沟道孔314的穿过选择性外延牺牲层306的部分的直径。可以通过湿法蚀刻和/或干法蚀刻(例如，通过沟道孔314施加湿法蚀刻蚀刻剂)执行回蚀刻。在一个示例中，可以通过沟道孔314施加四乙基氢氧化铵(TMAH)，以蚀刻包括多晶硅的选择性外延牺牲层306。可以通过控制蚀刻条件(例如，蚀刻剂浓度、温度、持续时长等)控制扩大程度，即，受到蚀刻的选择性外延牺牲层306的量。

[0046] 方法400进行至操作408，如图4所示，其中，接下来存储器膜和半导体沟道沿第一开口的侧壁和底表面按照该顺序形成。在一些实施例中，为了形成存储器膜，第一氧化硅层、氮化硅层、和第二氧化硅层接下来被按照该顺序沉积在第一开口的侧壁和底表面上。在一些实施例中，为了形成半导体沟道，在第二氧化硅层之上沉积多晶硅层。根据一些实施例，第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层在第一开口的扩大部分中横向延伸。

[0047] 如图3C所示，接下来存储器膜318(包括阻挡层320、存储层322和隧穿层324)和半导体沟道326沿沟道孔314(如图3B所示)的侧壁和底表面按照该顺序形成。在一些实施例中，首先沿沟道孔314的侧壁和底表面沉积存储器膜318，并且之后在存储器膜318之上沉积半导体沟道326。接下来可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺按照此顺序沉积阻挡层320、存储层322和隧穿层324，以形成存储器膜318。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺在存储器膜318的隧穿层324上沉积诸如多晶硅的半导体材料而形成半导体沟道326。在一些实施例中，接下来沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储器膜318和半导体沟道326。

[0048] 如图3C中所示，在沟道孔314(如图3B所示)中并且在半导体沟道326之上形成帽盖层328，以完全或部分地填充沟道孔314(例如，有或没有空气隙)。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺沉积诸如氧化硅的电介质材料而形成帽盖层328。由此形成了包括在电介质堆叠层312(以后将被存储器堆叠层代替)中垂直延伸的沟道结构331以及在选择性外延牺牲层306(以后将被选择性外延层代替)中垂直延伸的口袋结构332的NAND存储器串330。

[0049] 如图3C中所示，还可以沿沟道孔314(如图3B所示)的扩大部分316的侧壁沉积存储器膜318、半导体沟道326和帽盖层328，以形成口袋结构332。在一些实施例中，使用ALD沉积阻挡层320、存储层322、隧穿层324、半导体沟道326和帽盖层328中的每者，以控制每一层的厚度，从而使每一层遵循沟道孔314(包括其扩大部分316)的侧壁轮廓。结果，根据一些实施例，阻挡层320(例如，包括第一氧化硅层)、存储层322(例如，包括氮化硅层)、隧穿层324(例如，包括第二氧化硅层)和半导体沟道326(例如，包括多晶硅层)在沟道孔314的扩大部分316中横向延伸。在一些实施例中，在图3B中对沟道孔314进行回蚀刻一定距离，该距离在标称上与存储器膜318的厚度(即，阻挡层320、存储层322和隧穿层324的总厚度)相同。例如，存储器膜318和扩大部分316的回蚀刻距离中的每者的厚度约为20nm。

[0050] 方法400进行至操作410，如图4A所示，其中，形成垂直延伸穿过电介质堆叠层的第二开口，以暴露选择性外延牺牲层的部分。如图3D所示，缝隙334是垂直延伸穿过电介质堆叠层312并且暴露选择性外延牺牲层306的部分的开口。在一些实施例中，用于形成缝隙334的制作工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施例中，缝隙334进一步延伸到选择性外延牺牲层306的顶部中。穿过电介质堆叠层312的蚀刻工艺可以不停止于选择性外延牺牲层306的顶表面处，并且可以继续蚀刻掉选择性外延牺牲层306的部分。在一些实施例中，在蚀刻穿过电介质堆叠层312之后，使用单独的蚀刻工艺蚀刻选择性外延牺牲层306的部分。

[0051] 方法400进行至操作412，如图4A所示，其中，形成覆盖第二开口的侧壁的保护层。在一些实施例中，为了形成保护层，在第二开口的侧壁和底表面上形成高k电介质层，并且蚀刻掉第二开口的底表面上的高k电介质层的部分，从而暴露选择性外延牺牲层的部分。

[0052] 如图3E所示，沿缝隙334的侧壁和底表面形成保护层336。在一些实施例中，还在电介质堆叠层312上形成保护层336。可以通过使用诸如PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺在缝隙334的侧壁和底表面上沉积高k电介质层(例如，氧化铝)或以后要去除的任何其他牺牲材料而形成保护层336。在一个示例中，保护层336可以是使用ALD沉积的。保护层336的材料可以是不同于选择性外延牺牲层306(例如，多晶硅)以及存储器膜318的材料(例如，氧化硅和氮化硅)的材料的任何适当牺牲材料，从而使保护膜336能够在去除选择性外延牺牲层306和口袋结构332中的存储器膜318的部分期间保留下来，以保护电介质堆叠层312。

[0053] 如图3F所示，使用干法蚀刻和/或湿法蚀刻去除保护层336的处于缝隙334的底部的部分，以暴露选择性外延牺牲层306的部分。结果，根据一些实施例，对于横向工艺而言，保护层336覆盖缝隙334的侧壁，而不覆盖缝隙334的整个底表面。

[0054] 方法400进行至操作414，如图4B所示，其中，去除选择性外延牺牲层，以形成暴露存储器膜的部分的腔穴。在一些实施例中，为了去除选择性外延牺牲层，通过第二开口对选择性外延牺牲层进行蚀刻。如图3G所示，通过湿法蚀刻和/或干法蚀刻去除选择性外延牺牲层306(如图3F所示)，以形成腔穴338。在一些实施例中，选择性外延牺牲层306包括多晶硅，保护层336包括高k电介质材料，并且通过经由缝隙334施加TMAH蚀刻剂而对选择性外延牺牲层306进行蚀刻，该蚀刻被保护层336的高k电介质材料以及口袋结构332中的存储器膜318的电介质材料停止。也就是说，根据一些实施例，对选择性外延牺牲层306的去除将不去除电介质堆叠层312和NAND存储器串330的口袋结构332。口袋结构332由于其扩大的尺寸以及其中的存储器膜318、半导体沟道326和帽盖层328的独特形状的原因而能够在去除了选择性外延牺牲层306之后为上部结构提供增强的机械支撑，如图3G所示。

[0055] 方法400进行至操作416，如图4B所示，其中，去除在腔穴中暴露的存储器膜的部分，从而暴露半导体沟道的部分。在一些实施例中，为了去除在腔穴中暴露的存储器膜的部分，对存储器膜的该部分进行蚀刻，直到被半导体沟道的部分停止为止。如图3H所示，去除在在腔穴338(如图3G所示)中暴露的存储器膜318的部分，以暴露口袋结构340中的半导体沟道326的部分。在一些实施例中，通过经由缝隙334和腔穴338施加蚀刻剂(例如，用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)而对阻挡层320(例如，包括氧化硅)、存储层322(例如，包括氮化硅)和隧穿层(例如，包括氧化硅)的部分进行蚀刻。所述蚀刻可以被保护层336和半导体沟道326停止。也就是说，根据一些实施例，去除在腔穴338中暴露的存储器膜
318的部分将不去除电介质堆叠层312(由保护层336保护)和NAND存储器串330的口袋结构
340(例如，包括多晶硅的半导体沟道326以及被半导体沟道326包围的帽盖层328)。口袋结构340由于其扩大的尺寸以及其中的存储器膜318、半导体沟道326和帽盖层328的独特形状的原因而能够在去除了存储器膜318的部分之后为上部结构提供增强的机械支撑，如图3H所示。

[0056] 方法400进行至操作418，如图4B中所示，其中，从衬底外延生长选择性外延层，以填充腔穴并且与半导体沟道的部分接触。如图3I所示，选择性外延层342是通过利用从硅衬底302向上外延生长的单晶硅选择性地填充腔穴338(如图3H所示)而形成的。用于外延生长选择性外延牺牲层342的制作工艺可以包括预先清洁腔穴338，随后是(例如)气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者它们的任何组合。选择性外延层342可以与半导体沟道326的处于NAND存储器串330的口袋结构340中的部分的侧壁接触。

[0057] 方法400进行至操作420，如图4B所示，其中，去除保护层。如图3J中所示，使用湿法蚀刻和/或干法蚀刻去除覆盖缝隙334的侧壁的保护层336(如图3I所示)，以从缝隙334暴露电介质堆叠层312的栅极牺牲层308(如图3I所示)，以便进行后续工艺。

[0058] 方法400进行至操作422，如图4B所示，其中，通过第二开口形成代替电介质堆叠层的存储器堆叠层。如图3J和图3K所示，在去除了保护层336之后，可以通过栅极替换工艺形成存储器堆叠层346，即，利用导电层344代替栅极牺牲层308(如图3I所示)。因而，存储器堆叠层346可以包括处于硅衬底302上方的选择性外延层342上的交替导电层344和电介质层310。如图3J所示，为了形成存储器堆叠层346，通过经由缝隙334施加蚀刻剂而去除栅极牺牲层308(如图3I所示)，以形成多个横向凹陷341。如图3K所示，可以使用诸如PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺将导电层344沉积到横向凹陷341中。

[0059] 方法400进行至操作424，如图4B所示，其中，源极接触结构形成于第二开口中并垂直延伸穿过存储器堆叠层，以接触选择性外延牺牲层。如图3K所示，在缝隙334中形成包括源极导体350以及围绕源极导体350的间隔部348的源极接触结构352(如图3K所示)。在一些实施例中，接下来使用诸如PVD、CVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺将包括诸如氧化硅的电介质材料的间隔部348、以及包括一种或多种导电材料(诸如多晶硅和钨)的源极导体350按照该顺序沉积到缝隙334中，以填充缝隙334。源极接触结构352可以与选择性外延层342接触，如图3L所示。

[0060] 根据本公开的一个方面，一种3D存储器件包括衬底、处于衬底上的选择性外延层、处于选择性外延层上的包括交替的导电层和电介质层的存储器堆叠层以及包括在存储器堆叠层中垂直延伸的沟道结构和在选择性外延层中垂直延伸的口袋结构的存储器串。存储器串包括在所述沟道结构中垂直延伸并且在所述口袋结构中垂直以及横向延伸并接触所述选择性外延层的半导体沟道。

[0061] 在一些实施例中，所述沟道结构的横向尺寸不大于所述口袋结构的横向尺寸。在一些实施例中，所述沟道结构的横向尺寸与所述口袋结构的横向尺寸相同。

[0062] 在一些实施例中，所述存储器串包括沿横向处于存储器堆叠层和沟道结构中的半导体沟道之间的存储器膜，所述存储器膜在沟道结构中垂直延伸并且在口袋结构中横向延伸。在一些实施例中，存储器膜包括阻挡层、存储层和隧穿层。

[0063] 在一些实施例中，所述存储器串包括被半导体沟道包围的帽盖层，帽盖层在口袋结构中的横向尺寸大于帽盖层在沟道结构中的横向尺寸。

[0064] 在一些实施例中，选择性外延层包括单晶硅，并且半导体沟道包括多晶硅。

[0065] 在一些实施例中，半导体沟道在口袋结构中横向延伸大约20nm。

[0066] 在一些实施例中，半导体沟道在存储器串的下端是平的。

[0067] 在一些实施例中，所述3D存储器件还包括垂直延伸穿过存储器堆叠层并且与选择性外延层接触的源极接触结构。

[0068] 根据本公开的另一方面，一种3D存储器件包括衬底、处于衬底上的选择性外延层、处于选择性外延层上的包括交替的导电层和电介质层的存储器堆叠层、以及包括在存储器堆叠层中垂直延伸的沟道结构和在选择性外延层中垂直延伸的口袋结构的存储器串。所述沟道结构的横向尺寸不大于所述口袋结构的横向尺寸。

[0069] 在一些实施例中，所述沟道结构的横向尺寸与所述口袋结构的横向尺寸相同。

[0070] 在一些实施例中，所述存储器串包括在所述沟道结构中垂直延伸并且在所述口袋结构中垂直以及横向延伸并接触选择性外延层的半导体沟道。

[0071] 在一些实施例中，半导体沟道在口袋结构中横向延伸大约20nm。

[0072] 在一些实施例中，所述存储器串包括沿横向处于存储器堆叠层和沟道结构中的半导体沟道之间的存储器膜，所述存储器膜在沟道结构中垂直延伸并且在口袋结构中横向延伸。在一些实施例中，存储器膜包括阻挡层、存储层和隧穿层。

[0073] 在一些实施例中，所述存储器串包括被半导体沟道包围的帽盖层，帽盖层在口袋结构中的横向尺寸大于帽盖层在沟道结构中的横向尺寸。

[0074] 在一些实施例中，选择性外延层包括单晶硅，并且半导体沟道包括多晶硅。

[0075] 在一些实施例中，半导体沟道在存储器串的下端是平的。

[0076] 在一些实施例中，所述3D存储器件还包括垂直延伸穿过存储器堆叠层并且与选择性外延层接触的源极接触结构。

[0077] 根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成选择性外延牺牲层并且在选择性外延牺牲层上方形成电介质堆叠层。形成垂直延伸穿过电介质堆叠层和选择性外延牺牲层的第一开口。扩大第一开口的垂直延伸穿过选择性外延牺牲层的部分。接下来沿第一开口的侧壁和底表面将存储器膜和半导体沟道按照该顺序形成。去除选择性外延牺牲层，以形成暴露存储器膜的部分的腔穴。去除存储器膜的在所述腔穴中暴露的部分，以暴露半导体沟道的部分。从衬底外延生长选择性外延层，以填充所述腔穴并且与半导体沟道的所述部分接触。

[0078] 在一些实施例中，为了扩大第一开口的该部分，通过第一开口对选择性外延牺牲层进行回蚀刻。

[0079] 在一些实施例中，为了形成存储器膜，接下来将第一氧化硅层、氮化硅层、和第二氧化硅层按照该顺序沉积在第一开口的侧壁和底表面上，并且为了形成半导体沟道，将多晶硅层沉积在第二氧化硅层之上。

[0080] 在一些实施例中，第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层在第一开口的扩大部分中横向延伸。

[0081] 在一些实施例中，在形成存储器膜和半导体沟道之后，形成垂直延伸穿过电介质堆叠层的第二开口，以暴露选择性外延牺牲层的部分，并且形成覆盖第二开口的侧壁的保护层。

[0082] 在一些实施例中，为了形成保护层，在第二开口的侧壁和底表面上形成高k电介质层，并且蚀刻掉第二开口的底表面上的高k电介质层的部分，以暴露选择性外延牺牲层的部分。

[0083] 在一些实施例中，为了去除选择性外延牺牲层，通过第二开口对选择性外延牺牲层进行蚀刻；并且为了去除在所述腔穴中暴露的存储器膜的部分，对存储器膜的所述部分进行蚀刻，直到被半导体沟道的部分停止为止。

[0084] 在一些实施例中，在外延生长选择性外延层之后，去除保护层，并且通过第二开口形成存储器堆叠层来代替电介质堆叠层。

[0085] 在一些实施例中，源极接触结构形成于第二开口中并垂直延伸穿过存储器堆叠层，以接触选择性外延牺牲层。

[0086] 在一些实施例中，所述衬底是硅衬底，并且选择性外延层包括单晶硅。

[0087] 对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。

[0088] 上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。

[0089] 发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。

[0090] 本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

标题	发布/更新时间	阅读量
马达以及减速装置	2020-05-11	440
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