首页 / 专利库 / 化妆品和香水 / 覆盖 / 一种阵列基板制备方法及阵列基板

一种阵列基板制备方法及阵列基板

阅读:1015发布:2020-05-28

专利汇可以提供一种阵列基板制备方法及阵列基板专利检索,专利查询,专利分析的服务。并且本揭示提供一种阵列 基板 制备方法及阵列基板。所述阵列基板制备方法中在所述衬底基板上依次层叠制备遮光层、 缓冲层 、栅极绝缘层、透明导电层及第一金属层。其中通过同一道半 色调 光罩或灰阶色调光罩 图案化 所述第一金属层和所述透明导电层,形成栅极和 像素 电极 。从而可以节省一道光罩,节约成本。,下面是一种阵列基板制备方法及阵列基板专利的具体信息内容。

1.一种阵列基板制备方法,其特征在于,所述阵列基板制备方法包括如下步骤:
步骤S10:制备遮光层,包括提供一衬底基板,在所述衬底基板上沉积遮光层,并图案化
步骤S20:制备缓冲层,包括在所述遮光层及所述衬底基板上沉积缓冲层;
步骤S30:制备有源层,包括在所述缓冲层上沉积有源层,并图案化;
步骤S40:制备栅极绝缘层,包括在所述有源层及所述缓冲层上沉积栅极绝缘层;
步骤S50:制备像素电极和栅极,包括在所述栅极绝缘层上依次沉积透明导电层和第一金属层,并经同一道光罩制得栅极和像素电极;
步骤S60:制备层间绝缘层,包括在所述栅极及所述像素电极上沉积层间绝缘层,并图案化,形成多个第一过孔;
步骤S70:制备第二金属层,包括在所述层间绝缘层上沉积第二金属层,并图案化,得到源极和漏极;以及
步骤S80:制备钝化层和像素定义层,包括在所述第二金属层上依次沉积钝化层和像素定义层,并图案化,形成多个第二过孔。
2.根据权利要求1所述的阵列基板制备方法,其特征在于,在所述步骤S50中,制得栅极和像素电极包括以下步骤:
步骤S51:制备光阻层,包括在所述第一金属层上覆盖光阻层;
步骤S52:图案化光阻层,包括通过所述光罩对所述光阻层图案化,去除待形成栅极和像素电极以外区域的光阻,得到位于待形成栅极区域的第一光阻段及位于待形成像素电极区域的第二光阻段,且所述第一光阻段的厚度大于所述第二光阻段的厚度;
步骤S53:蚀刻第一金属层和透明导电层,包括以所述第一光阻段和所述第二光阻段为遮挡,对所述第一金属层和所述透明导电层进行蚀刻,去除待形成栅极和像素电极以外区域的第一金属层和透明导电层;
步骤S54:制得像素电极,包括去除所述第二光阻段同时减薄所述第一光阻段,去除待形成像素电极区域上的第一金属层,得到像素电极以及和所述像素电极同层的透明导电部;以及
步骤S55:制得栅极,包括去除所述减薄的第一光阻段,得到栅极。
3.根据权利要求2所述的阵列基板制备方法,其特征在于,在步骤S52中,所述光罩为半色调光罩或灰阶色调光罩。
4.根据权利要求2所述的阵列基板制备方法,其特征在于,在步骤S54中,在去除待形成像素电极区域上的第一金属层的同时,蚀刻所述减薄的第一光阻段下面的第一金属层,使所述减薄的第一光阻段下面的第一金属层宽度减小,形成第一金属部。
5.根据权利要求4所述的阵列基板制备方法,其特征在于,在步骤S54制得像素电极后,对所述栅极绝缘层进行蚀刻,裸露出没被所述透明导电部和所述第一金属部遮挡的所述有源层。
6.根据权利要求5所述的阵列基板制备方法,其特征在于,在步骤S55去除所述减薄的第一光阻段之前,对裸露出的所述有源层进行等离子处理,形成掺杂区。
7.根据权利要求1所述的阵列基板制备方法,其特征在于,所述透明导电层的材料为化铟
8.根据权利要求1所述的阵列基板制备方法,其特征在于,所述有源层的材料为铟镓锌氧化物、铟锌锡氧化物、铟镓锌锡氧化物中的一种。
9.根据权利要求1所述的阵列基板制备方法,其特征在于,在对应制得的所述像素电极上,所述层间绝缘层的第一过孔的第一开口小于所述钝化层和所述像素定义层的第二过孔的第二开口。
10.一种阵列基板,其特征在于,包括:
衬底基板;
遮光层,形成在所述衬底基板上;
缓冲层,形成在所述遮光层及所述衬底基板上;
有源层,形成在所述缓冲层上;
栅极绝缘层,形成在所述有源层及所述缓冲层上;
像素电极,形成在所述栅极绝缘层的一侧上;
栅极,形成在所述栅极绝缘层的另一侧上;
层间绝缘层,形成在所述栅极和所述所述像素电极上;
第二金属层,形成在所述层间绝缘层上;
钝化层,形成在所述第二金属层及所述层间绝缘层上;以及
像素定义层,形成在所述钝化层上;
其中,所述栅极包括和所述像素电极同层的透明导电部以及形成在所述透明导电部上的第一金属部,且所述像素电极和所述透明导电部的材料相同。

说明书全文

一种阵列基板制备方法及阵列基板

技术领域

[0001] 本揭示涉及显示技术领域,尤其涉及一种阵列基板制备方法及阵列基板。

背景技术

[0002] 薄膜晶体管(Thin Film Transistor,TFT)具有多种结构,传统底栅结构的薄膜晶体管,由于栅极与源漏电极之间重叠面积较大,产生了较大的寄生电容,会导致信号的延迟,且制作出来的薄膜晶体管尺寸较大,因而限制了其应用。而顶栅(Top gate)型薄膜晶体管,由于源漏电极与栅极之间没有重叠,因此具有更低的寄生电容和更好的延展性,能够降低信号传输过程中的延迟,同时采用自对准的制备方法,有利于制备短沟道器件,提高器件特性,顶栅型薄膜晶体管结构就成为目前主要的发展方向。
[0003] 现有技术中,顶栅型薄膜晶体管的正常制程需要较多的光罩数,工艺流程复杂,制作成本较高。
[0004] 因此,现有顶栅型阵列基板制备过程需要较多道光罩的问题需要解决。发明内容
[0005] 本揭示提供一种阵列基板制备方法及阵列基板,以缓解现有顶栅型阵列基板制备过程需要较多道光罩的技术问题。
[0006] 为解决上述问题,本揭示提供的技术方案如下:
[0007] 本揭示实施例提供一种阵列基板制备方法,其包括如下步骤,步骤S10:制备遮光层,包括提供一衬底基板,在所述衬底基板上沉积遮光层,并图案化。步骤S20:制备缓冲层,包括在所述遮光层及所述衬底基板上沉积缓冲层。步骤S30:制备有源层,包括在所述缓冲层上沉积有源层,并图案化。步骤S40:制备栅极绝缘层,包括在所述有源层及所述缓冲层上沉积栅极绝缘层。步骤S50:制备像素电极和栅极,包括在所述栅极绝缘层上依次沉积透明导电层和第一金属层,并经同一道光罩制得栅极和像素电极。步骤S60:制备层间绝缘层,包括在所述栅极及所述像素电极上沉积层间绝缘层,并图案化,形成多个第一过孔。步骤S70:制备第二金属层,包括在所述层间绝缘层上沉积第二金属层,并图案化,得到源极和漏极。
步骤S80:制备钝化层和像素定义层,包括在所述第二金属层上依次沉积钝化层和像素定义层,并图案化,形成多个第二过孔。
[0008] 在本揭示实施例提供的阵列基板制备方法中,在所述步骤S50中,制得栅极和像素电极包括如下步骤,步骤S51:制备光阻层,包括在所述第一金属层上覆盖光阻层。步骤S52:图案化光阻层,包括通过所述光罩对所述光阻层图案化,去除待形成栅极和像素电极以外区域的光阻,得到位于待形成栅极区域的第一光阻段及位于待形成像素电极区域的第二光阻段,且所述第一光阻段的厚度大于所述第二光阻段的厚度。步骤S53:蚀刻第一金属层和透明导电层,包括以所述第一光阻段和所述第二光阻段为遮挡,对所述第一金属层和所述透明导电层进行蚀刻,去除待形成栅极和像素电极以外区域的第一金属层和透明导电层。
步骤S54:制得像素电极,包括去除所述第二光阻段同时减薄所述第一光阻段,去除待形成像素电极区域上的第一金属层,得到像素电极以及和所述像素电极同层的透明导电部。步骤S55:栅极制得步骤,包括去除所述减薄的第一光阻段,得到栅极。
[0009] 在本揭示实施例提供的阵列基板制备方法中,在步骤S52中,所述光罩为半色调光罩或灰阶色调光罩。
[0010] 在本揭示实施例提供的阵列基板制备方法中,在步骤S54中,在去除待形成像素电极区域上的第一金属层的同时,蚀刻所述减薄的第一光阻段下面的第一金属层,使所述减薄的第一光阻段下面的第一金属层宽度减小,形成第一金属部。
[0011] 在本揭示实施例提供的阵列基板制备方法中,在步骤S54制得像素电极后,对所述栅极绝缘层进行蚀刻,裸露出没被所述透明导电部和所述第一金属部遮挡的所述有源层。
[0012] 在本揭示实施例提供的阵列基板制备方法中,在步骤S55去除所述减薄的第一光阻段之前,对裸露出的所述有源层进行等离子处理,形成掺杂区。
[0013] 在本揭示实施例提供的阵列基板制备方法中,所述透明导电层的材料为化铟
[0014] 在本揭示实施例提供的阵列基板制备方法中,所述有源层的材料为铟镓锌氧化物、铟锌锡氧化物、铟镓锌锡氧化物中的一种。
[0015] 在本揭示实施例提供的阵列基板制备方法中,在对应制得的所述像素电极上,所述层间绝缘层的第一过孔的第一开口小于所述钝化层和所述像素定义层的第二过孔的第二开口。
[0016] 本揭示实施例还提供一种阵列基板,其包括衬底基板、遮光层、缓冲层、有源层、栅极绝缘层、栅极、像素电极、层间绝缘层、第二金属层、钝化层、像素定义层。所述遮光层形成在所述衬底基板上。所述缓冲层形成在所述遮光层及所述衬底基板上。所述有源层形成在所述缓冲层上。所述栅极绝缘层形成在所述有源层及所述缓冲层上。所述像素电极形成在所述栅极绝缘层的一侧上。所述栅极形成在所述栅极绝缘层的另一侧上。所述层间绝缘层形成在所述栅极和所述所述像素电极上。所述第二金属层形成在所述层间绝缘层上。所述钝化层形成在所述第二金属层及所述层间绝缘层上。所述像素定义层形成在所述钝化层上。其中,所述栅极包括和所述像素电极同层的透明导电部以及形成在所述透明透明导电部上的第一金属部,且所述像素电极和所述透明导电部的材料相同。
[0017] 本揭示的有益效果为:本揭示提供的阵列基板制备方法及阵列基板中,采用一道半色调光罩或灰阶色调光罩图案化所述第一金属层和透明导电层,形成栅极和像素电极。通过一道光罩同时制得了栅极和像素电极,节省了一道光罩,简化了工艺流程,节约成本。
附图说明
[0018] 为了更清楚地说明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单介绍,显而易见地,下面描述中的附图仅仅是发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0019] 图1为本揭示实施例提供的阵列基板制备方法的流程示意图;
[0020] 图2为本揭示实施例提供的栅极和像素电极制备方法的流程示意图;
[0021] 图3至图14为本揭示实施例提供的阵列基板制备方法中各步骤制得的膜层结构示意图;
[0022] 图15为本揭示实施例提供的阵列基板的膜层结构示意图。

具体实施方式

[0023] 以下各实施例的说明是参考附加的图示,用以例示本揭示可用以实施的特定实施例。本揭示所提到的方向用语,例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本揭示,而非用以限制本揭示。在图中,结构相似的单元是用以相同标号表示。
[0024] 在一种实施例中,如图1所示,提供一种阵列基板制备方法,包括以下步骤:
[0025] 步骤S10:制备遮光层,包括提供一衬底基板10,在所述衬底基板10上沉积遮光层20,并图案化,如图3所示。
[0026] 具体的,所述衬底基板10为透明基板。
[0027] 具体的,所述遮光层20的材料为钼、等金属中的一种或者多种的合金
[0028] 步骤S20:制备缓冲层,包括在所述遮光层20及所述衬底基板10上沉积缓冲层30,如图4所示。
[0029] 具体的,所述缓冲层30的材料为氧化(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)等无机材料中的一种或多种组合物。
[0030] 进一步的,所述缓冲层用于阻隔氧。
[0031] 步骤S30:制备有源层,包括在所述缓冲层30上沉积有源层40,并图案化,如图5所示。
[0032] 具体的,所述有源层40的材料为铟镓锌氧化物(indium gallium zinc oxide,IGZO)、铟锌锡氧化物(indium zinc tin oxide,IZTO)、铟镓锌锡氧化物(indium gallium zinc tin oxide,IGZTO)等金属氧化物中的一种。
[0033] 步骤S40:制备栅极绝缘层50,包括在所述有源层40及所述缓冲层30上沉积栅极绝缘层50,如图6所示。
[0034] 具体的,所述栅极绝缘层50的材料为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)等无机材料中的一种或多种组合物。
[0035] 步骤S50:制备像素电极和栅极,包括在所述栅极绝缘层50上依次沉积透明导电层60和第一金属层70,并通过同一道光罩制得栅极71和像素电极61,如图11所示。
[0036] 具体的,如图2所示,在步骤S50中,制得所述栅极和所述像素电极包括以下步骤:
[0037] 步骤S51:制备光阻层,包括在第一金属层70上覆盖光阻层11,如图7所示。
[0038] 具体的,在所述栅极绝缘层50上依次制备透明导电层60和第一金属层70后,通过涂布工艺在所述第一金属层70上覆盖所述光阻层11。
[0039] 具体的,所述第一金属层70的材料为钼、铝、铜、钛等金属中的一种或者多种的合金。
[0040] 具体的,所述透明导电层60的材料为氧化铟锡(Indium Tin Oxide,ITO)等透明导电电极材料。
[0041] 步骤S52:图案化光阻层,包括通过所述光罩对所述光阻层11进行图案化,去除待形成栅极和像素电极以外区域的光阻层,得到位于待形成栅极区域的第一光阻段111及位于待形成像素电极区域的第二光阻段112,且所述第一光阻段111的厚度大于所述第二光阻段112的厚度,如图8所示。
[0042] 具体的,在所述步骤S52中通过一道半色调光罩(Half tone mask,HTM)或一道灰阶色调光罩(Gray tone mask,GTM)图案化所述光阻层11。
[0043] 具体地,根据光阻层11的正负性质选择对所述待形成栅极的区域上的光阻层不曝光或完全曝光形成第一光阻段111,对于待形成像素电极的区域上的光阻层进行半曝光形成第二光阻段112,对其余区域的光阻层完全曝光或不曝光,以在显影后去除所述待形成栅极和像素电极区域以外的光阻层。
[0044] 步骤S53:蚀刻第一金属层和透明导电层,包括以所述第一光阻段111和所述第二光阻段112为遮挡,对所述第一金属层70和所述透明导电层60进行蚀刻,去除待形成栅极和像素电极以外区域的第一金属层和透明导电层,如图9所示。
[0045] 具体地,所述步骤S53中对所述透明导电层和所述第一金属层进行蚀刻的过程包括:进行第一次蚀刻,去除待形成栅极和像素电极的区域以外的第一金属层。进行第二次蚀刻,去除待形成栅极和像素电极的区域以外的透明导电层。
[0046] 步骤S54:制得像素电极,包括去除所述第二光阻段同时减薄所述第一光阻段111,去除待形成像素电极区域上的第一金属层,得到像素电极61以及和所述像素电极61同层的透明导电部62,如图10所示。
[0047] 具体的,在步骤S54中,采用等离子工艺对所述第一光阻段111和第二光阻段112进行灰化,以去除所述第二光阻112段同时减薄所述第一光阻段111,形成所述减薄的第一光阻段111’。
[0048] 具体的,在步骤S54中,采用铜的双氧水系酸蚀刻液蚀刻待形成像素电极区域上的第一金属层,以去除待形成像素电极区域上的第一金属层同时保留待形成像素电极的区域上的透明导电层。
[0049] 进一步的,在步骤S54中,在去除待形成像素电极区域上第一金属层的同时,蚀刻所述减薄的第一光阻段111’下面的第一金属层,使所述减薄的第一光阻段111’下面的第一金属层宽度减小,形成第一金属部72。
[0050] 具体的,使所述减薄的第一光阻段111’下面的第一金属部72的宽度小于所述第一金属部72下面的所述透明导电部62的宽度。
[0051] 进一步的,在在步骤S54中,制得像素电极61后,以所述减薄的第一光阻段111’为遮挡,继续对所述栅极绝缘层50进行蚀刻。裸露出没被所述透明导电部62和所述第一金属部72遮挡的部分所述有源层40。
[0052] 进一步的,采用等离子工艺对裸露出的部分所述有源层40进行处理,形成掺杂区。被所述透明导电部62和所述第一金属部72遮挡的部分所述有源层作为沟道区。
[0053] 步骤S55:制得栅极,包括去除所述减薄的第一光阻段111’,得到栅极71,如图11所示。
[0054] 具体地,在步骤S55中,采用光阻剥离液去除所述减薄的第一光阻段111’。
[0055] 步骤S60:制备层间绝缘层,包括在所述栅极71及所述像素电极61上沉积层间绝缘层80,并图案化,形成多个第一过孔,如图12所示。
[0056] 具体的,所述层间绝缘层80的材料为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)等无机材料中的一种或多种组合物。
[0057] 具体的,采用黄光和蚀刻工艺对所述层间绝缘层80图案化,形成多个第一过孔。
[0058] 具体的,如图12所示,所述层间绝缘层80形成的多个所述第一过孔包括贯穿至所述有源层40掺杂区的第一通孔81和第二通孔82,以及贯穿至所述遮光层20的第三通孔83,还有贯穿至像素电极61的第四通孔84以及为裸露像素电极61而设置的第一开口85。
[0059] 步骤S70:制备第二金属层,包括在所述层间绝缘层80上沉积第二金属层90,并图案化得到源极91和漏极92,如图13所示。
[0060] 具体的,所述第二金属层90的材料为钼、铝、铜、钛等金属中的一种或者多种的合金。
[0061] 具体的,在所述层间绝缘层80上沉积第二金属层90为整面的,包括沉积在所述层间绝缘层80的多个所述第一过孔内。
[0062] 进一步的,在图案化所述第二金属层90的过程中,包括去除像素电极61上方的所述第二金属层,保持所述第一过孔的第一开口85。
[0063] 具体的,图案化得到的所述源极91和所述漏极92,其中,所述源极91通过所述第一通孔连接所述有源层的掺杂区。所述漏极92通过所述第二通孔连接所述有源层40的掺杂区,通过第三通孔连接所述遮光层,通过第四通孔连接所述像素电极61。
[0064] 步骤S80:制备钝化层和像素定义层,包括在所述第二金属层90上依次沉积钝化层12和像素定义层13,并图案化,形成多个第二过孔,如图14所示。
[0065] 具体的,采用一道光罩对所述钝化层12和所述像素定义层13进行图案化。形成的所述第二过孔包括贯穿至所述源极和所述漏极的通孔,以及为裸露所述像素电极61而设置的第二开口133。
[0066] 进一步的,所述第一过孔的第一开口85小于所述第二过孔的第二开口133。
[0067] 在本实施例的阵列基板制备方法中,通过同一道光罩对第一金属层和透明导电层进行图案化,形成栅极和像素电极,节省了一道光罩。
[0068] 在一种实施例中,如图15所示,提供一种阵列基板100,其包括衬底基板10、遮光层20、缓冲层30、有源层40、栅极绝缘层50、像素电极61、栅极71、层间绝缘层80、第二金属层
90、钝化层12、像素定义层13。所述遮光层20形成在所述衬底基板10上。所述缓冲层30形成在所述遮光层20及所述衬底基板10上。所述有源层40形成在所述缓冲层30上。所述栅极绝缘层50形成在所述有源层40及所述缓冲层30上。所述像素电极61形成在所述栅极绝缘层50的一侧上。所述栅极71形成在所述栅极绝缘层50的另一侧上。所述层间绝缘层80形成在所述栅极71和所述像素电极61上。所述第二金属层90形成在所述层间绝缘层80上。所述钝化层12形成在所述第二金属层90及所述层间绝缘层80上。所述像素定义层13形成在所述钝化层12上。其中,所述栅极71包括和所述像素电极61同层的透明导电部62以及形成在所述透明透明导电部62上的第一金属部72,且所述像素电极61和所述透明导电部62的材料相同。
[0069] 具体的,在所述栅极绝缘层50上依次沉积透明导电层和第一金属层,采用一道半色调光罩或灰阶色调光罩对所述透明导电层和所述第一金属层图案化,形成所述栅极71和所述像素电极61。
[0070] 具体的,所述透明导电层最终形成像素电极61和透明导电部62,所述第一金属层最终形成所述第一金属部72。
[0071] 进一步的,在制得所述像素电极61的同时得到所述透明导电部62和第一金属部72,所述透明导电部62和第一金属部72共同构成栅极71。
[0072] 具体的,所述透明导电层的材料为氧化铟锡等透明导电电极材料。
[0073] 具体的,如图15所示,在对应制得的所述像素电极上,所述层间绝缘层80的第一通孔的第一开口85小于所述钝化层12和所述像素定义层13的第二通孔的第二开口133。
[0074] 进一步的,如图15所示的阵列基板100可用于底发射OLED显示面板上,底发射OLED显示面板的发光层向下出光,无需再经过层间绝缘层80和钝化层12,穿透率增加。同时,在像素开口区,所述层间绝缘层80的第一通孔的第一开口85小于所述钝化层12和所述像素定义层13的第二通孔的第二开口133,对于采用喷墨打印发光层来讲,更利于墨水的铺展,增强均一性。
[0075] 根据上述实施例可知:
[0076] 本揭示提供的阵列基板制备方法及阵列基板中,采用一道半色调光罩或灰阶色调光罩图案化所述第一金属层和透明导电层,形成栅极和像素电极。通过一道光罩同时制得了栅极和像素电极,节省了一道光罩,简化了工艺流程,节约成本。同时本揭示的阵列基板用于底发射OLED显示面板时,可以提高穿透率,还可以增强喷墨打印发光层膜层的均一性。
[0077] 综上所述,虽然本揭示已以优选实施例揭露如上,但上述优选实施例并非用以限制本揭示,本领域的普通技术人员,在不脱离本揭示的精神和范围内,均可作各种更动与润饰,因此本揭示的保护范围以权利要求界定的范围为准。
高效检索全球专利

专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台,是提供专利分析,专利查询,专利检索等数据服务功能的知识产权数据服务商。

我们的产品包含105个国家的1.26亿组数据,免费查、免费专利分析。

申请试用

分析报告

专利汇分析报告产品可以对行业情报数据进行梳理分析,涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度,系统通过AI智能系统对图表进行解读,只需1分钟,一键生成行业专利分析报告。

申请试用

QQ群二维码
意见反馈