半导体器件以及该半导体器件的制造方法
阅读：202发布：2024-02-29
专利汇可以提供半导体器件以及该半导体器件的制造方法专利检索，专利查询，专利分析的服务。并且本 申请 公开了一种 半导体 器件以及该半导体器件的制造方法。一种半导体器件包括：在第一方向上延伸的芯绝缘层、设置在芯绝缘层上的 刻蚀 停止层、沿芯绝缘层的 侧壁 和刻蚀停止层的侧壁延伸的 沟道 层、每个包围沟道层并且在第一方向上彼此间隔开 地层 叠的导电图案以及形成在沟道层的上端中的杂质区。，下面是半导体器件以及该半导体器件的制造方法专利的具体信息内容。
1.一种半导体器件，包括：
芯绝缘层，所述芯绝缘层在第一方向上延伸；
刻蚀停止层，所述刻蚀停止层设置在所述芯绝缘层上；
沟道层，所述沟道层沿所述芯绝缘层的侧壁和所述刻蚀停止层的侧壁延伸；
导电图案，每个导电图案包围所述沟道层并且在所述第一方向上彼此间隔开地层叠；
以及
杂质区，所述杂质区形成在所述沟道层的上端中。
2.根据权利要求1所述的半导体器件，其中，所述刻蚀停止层包括与所述沟道层不同的材料，其中，所述沟道层的材料是未掺杂半导体层。
3.根据权利要求1所述的半导体器件，其中，所述刻蚀停止层包括与所述沟道层不同的材料，其中，所述沟道层的材料是掺杂半导体层，所述掺杂半导体层包括杂质，所述杂质具有低于所述杂质区的浓度。
4.根据权利要求1所述的半导体器件，其中，所述杂质区包围所述刻蚀停止层。
5.根据权利要求1所述的半导体器件，其中，所述杂质区包围所述刻蚀停止层和所述芯绝缘层的与所述刻蚀停止层相邻的上端的一部分。
6.根据权利要求1所述的半导体器件，其中，所述刻蚀停止层包括掺杂半导体层、未掺杂半导体层、金属层、含金属层和氮化物层之中的至少一种，所述掺杂半导体层包括杂质，所述杂质具有低于所述杂质区的浓度。
7.根据权利要求1所述的半导体器件，其中，所述刻蚀停止层包括掺杂硅层、未掺杂硅层、钨层、钛氮化物层、铝氧化物层和硅氮化物层之中的至少一种，所述掺杂硅层包括杂质，所述杂质具有低于所述杂质区的浓度。
8.根据权利要求1所述的半导体器件，还包括扩散防止层，所述扩散防止层沿所述沟道层与所述刻蚀停止层之间的界面延伸。
9.根据权利要求8所述的半导体器件，其中，所述扩散防止层沿所述刻蚀停止层与所述芯绝缘层之间的界面延伸。
10.根据权利要求8所述的半导体器件，其中，所述扩散防止层包括氧化物层。
11.根据权利要求1所述的半导体器件，还包括：
接触插塞，所述接触插塞直接接触所述杂质区和所述刻蚀停止层；以及
上导电线，所述上导电线直接接触所述接触插塞。
12.根据权利要求1所述的半导体器件，还包括上导电线，所述上导电线直接接触所述杂质区和所述刻蚀停止层。
13.根据权利要求1所述的半导体器件，其中，所述导电图案包括字线和设置在所述字线上方的至少一层选择线，以及
其中，所述杂质区与所述至少一层选择线重叠。
14.一种制造半导体器件的方法，所述方法包括：
形成层叠结构；
形成穿过所述层叠结构的孔；
在所述孔的侧壁上形成沟道层；
用芯绝缘层填充所述孔的中心区，所述孔由所述沟道层开口；
将杂质注入所述沟道层以形成杂质区；
使所述芯绝缘层的由所述杂质区包围的部分凹陷；以及
用刻蚀停止层填充所述芯绝缘层的凹陷区。
15.根据权利要求14所述的方法，其中，在所述沟道层的面向所述孔的中心区的内壁被所述芯绝缘层阻挡的状态下执行所述杂质的注入。
16.根据权利要求14所述的方法，其中，所述刻蚀停止层包括与所述沟道层不同的材料。
17.根据权利要求14所述的方法，其中，所述刻蚀停止层包括未掺杂半导体层。
18.根据权利要求14所述的方法，其中，所述刻蚀停止层包括未掺杂半导体层、金属层、含金属层和氮化物层之中的至少一种。
19.根据权利要求14所述的方法，其中，所述刻蚀停止层包括未掺杂硅层、钨层、钛氮化物层、铝氧化物层和硅氮化物层之中的至少一种。
20.根据权利要求14所述的方法，还包括：在用所述刻蚀停止层填充所述芯绝缘层的所述凹陷区之前，形成沿所述芯绝缘层的所述凹陷区的表面和所述沟道层的表面延伸的扩散防止层。
21.根据权利要求20所述的方法，其中，所述扩散防止层包括氧化物层。
22.根据权利要求14所述的方法，还包括：
形成上绝缘层，以覆盖所述层叠结构；
通过刻蚀所述上绝缘层来形成暴露所述杂质区和所述刻蚀停止层的开口；以及用导电材料填充所述开口。
23.根据权利要求14所述的方法，其中，在使所述芯绝缘层的由所述杂质区包围的所述部分凹陷之前，执行将所述杂质注入所述沟道层以形成所述杂质区的步骤。
半导体器件以及该半导体器件的制造方法
[0001] 相关申请的交叉引用
技术领域
[0003] 各种实施例总体而言涉及半导体器件以及制造该半导体器件的方法，更具体地，涉及一种三维半导体器件和制造该三维半导体器件的方法。
背景技术
[0004] 半导体器件可以包括能够储存数据的存储单元。已经提出了一种三维半导体器件，其中存储单元以三维方式布置，以提高半导体器件的集成密度。正在开发用于确保工艺的再现性和三维半导体器件的操作可靠性的各种技术。发明内容
[0005] 根据一个实施例，一种半导体器件可以包括在第一方向上延伸的芯绝缘层、设置在芯绝缘层上的刻蚀停止层、沿着芯绝缘层的侧壁和刻蚀停止层的侧壁延伸的沟道层、每个包围沟道层并且在第一方向上彼此间隔开地层叠的导电图案以及形成在沟道层的上端中的杂质区。
[0006] 根据一个实施例，一种制造半导体器件的方法可以包括：形成层叠结构；形成穿过层叠结构的孔；在孔的侧壁上形成沟道层；用芯绝缘层填充孔的中心区，所述孔由沟道层开口；将杂质注入沟道层以形成杂质区；使芯绝缘层的由杂质区包围的部分凹陷；以及用刻蚀停止层填充芯绝缘层的凹陷区。附图说明
[0007] 图1是示意性地示出根据一个实施例的半导体器件的立体图；
[0008] 图2A至图2D是示出根据一个实施例的半导体器件的沟道柱(channel pillar)的截面图；
[0009] 图3是示意性地示出根据一个实施例的半导体器件的制造方法的流程图；
[0010] 图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B是示出根据一个实施例的半导体器件的制造方法的截面图；
[0011] 图8A和图8B是示出根据一个实施例的半导体器件的制造方法的截面图；
[0012] 图9A和图9B是示出根据一个实施例的半导体器件的制造方法的截面图；
[0013] 图10A至图10D是示出根据实施例的半导体器件的立体图；
[0014] 图11是示意性地示出图10D中所示的下沟道柱的形成过程的实施例的截面图；
[0016] 图13是示出根据一个实施例的存储系统的配置的框图；以及
[0017] 图14是示出根据一个实施例的计算系统的配置的框图。
具体实施方式
[0019] 虽然诸如“第一”和“第二”的术语可以用于描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一个组件区分开，例如，第一组件可以被称为第二组件，而不脱离根据本公开的概念的范围，并且类似地，第二组件可以被称为第一组件。
[0020] 应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者也可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在中间元件。同时，可以类似地解释诸如“在...之间”、“紧接在......之间”或“与......相邻”和“与......直接相邻”的描述组件之间的关系的其他表达。
[0021] 本申请中使用的术语仅用于描述特定实施例，而并非意在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”表示存在说明书中描述的特征、数字、步骤、操作、组件、部件或组合，但是不排除预先存在或添加一个或更多个其他特征、数字、步骤、操作、组件、部件或其组合的可能性。
[0022] 各种实施例可以涉及能够确保工艺的再现性和半导体器件的操作可靠性的半导体器件及其制造方法。
[0023] 图1是示意性地示出根据一个实施例的半导体器件的立体图。
[0024] 参考图1，根据一个实施例的半导体器件可以包括在第一方向I上彼此间隔开地层叠的导电图案WL和SEL。导电图案WL和SEL中的每个可以沿着与第一方向I交叉的水平面延伸。换句话说，导电图案WL和SEL中的每个可以在彼此交叉的第二方向II和第三方向III上延伸。第二方向II和第三方向III可以与第一方向I交叉。
[0025] 导电图案WL和SEL可以包括字线WL和选择线SEL。每层字线WL可以用作存储单元的栅电极，并且每层选择线SEL可以用作选择晶体管的栅电极。选择线SEL可以设置在字线WL上方。尽管图1示出了两层选择线SEL作为示例，但是实施例可以不限于此。例如，至少一层选择线可以设置在字线WL上方。例如，一层选择线、两层选择线(如图1所示)或者三层或更多层选择线可以设置在字线WL上方。尽管在图1中未示出，但是一层或更多层下选择线可以根据半导体器件的设计而设置在字线WL下方，以围绕沟道柱PL。
[0026] 导电图案WL和SEL中的每个可以围绕沟道柱PL。包括数据储存层的多层ML可以分别设置在导电图案WL和SEL中的每个与沟道柱PL之间。尽管如图1所示多层ML可以形成在导电图案WL和SEL中的每个与沟道柱PL之间的界面处，但是实施例可以不限于此。例如，多层ML可以在第一方向I上沿着沟道柱PL的侧壁延伸。可选地，多层ML可以在第二方向II和第三方向III上沿着导电图案WL和SEL中的每个的上表面和下表面从导电图案WL和SEL中的每个与沟道柱PL之间的界面延伸。
[0027] 导电图案WL和SEL可以被多个沟道柱PL穿透。沟道柱PL可以在第二方向II和第三方向III上以Z字形(zigzag)布置，以增加存储单元的布置密度。
[0028] 图2A至图2D是示出根据一个实施例的半导体器件的沟道柱的截面图。
[0029] 参考图2A至图2D，沟道柱PL可以设置在穿过层叠结构ST的孔H中。
[0030] 层叠结构ST可以包括在第一方向I上彼此交替层叠的层间绝缘层ILD和导电图案WL和SEL。导电图案WL和SEL可以包括字线WL和选择线SEL。如参考图1所述，导电图案WL和SEL可以在第一方向I上彼此间隔开地层叠，并且可以通过层间绝缘层ILD彼此绝缘。
[0031] 根据一个实施方案，上面参考图1描述的多层ML可以形成在穿过层叠结构ST的孔H的侧壁上。多层ML可以包括隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。隧道绝缘层TI可以与沟道柱PL相邻并包围沟道柱PL。数据储存层DS可以利用介于其间的隧道绝缘层TI来包围沟道柱PL。阻挡绝缘层BI可以利用介于其间的隧道绝缘层TI和数据储存层DS来包围沟道柱PL。数据储存层DL可以包括各种材料，例如，能够捕获电荷的氮化物层。可选地，数据储存层DL可以包括硅、相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物层。隧道绝缘层TI可以包括其中可以进行电荷隧穿的硅氧化物层。
[0032] 沟道柱PL可以包括芯绝缘层CO、刻蚀停止层ES和沟道层CH。如图2B和图2D所示，沟道柱PL还可以包括扩散防止层BA。
[0033] 如图2A和图2B中所示，沟道柱PL可以经由设置在沟道柱PL上的接触插塞CT电耦接到在一个方向(第二方向II或第三方向III)上延伸的上导电线CL。接触插塞CT可以穿过设置在层叠结构ST上方的上绝缘层UIL，以直接接触沟道柱PL的刻蚀停止层ES和沟道层CH。如图2C和图2D所示，沟道柱PL可以直接耦接到在一个方向(第二方向II或第三方向III)上延伸的上导电线CL。例如，上导电线CL可以直接接触沟道柱PL的刻蚀停止层ES和沟道层CH。
[0034] 参考图2A至图2D，上导电线CL可以在第二方向II或第三方向III上延伸。上导电线CL可以用作与三维半导体器件的存储串耦接位线或者与三维半导体器件的存储串耦接的公共源极线。下面将参考图10A至图10D描述三维半导体器件的存储串结构的各种实施例。
[0035] 沟道柱PL的芯绝缘层CO可以在第一方向I上延伸并且具有比层叠结构ST低的高度。沟道柱PL的刻蚀停止层ES可以设置在芯绝缘层CO上。芯绝缘层CO和刻蚀停止层ES可以填充孔H的中心区。在一些实施例中，芯绝缘层CO和刻蚀停止层ES可以完全填充孔H的中心区。
[0036] 沟道柱PL的沟道层CH可以在第一方向I上沿着芯绝缘层CO和刻蚀停止层ES的侧壁延伸。沟道层CH可以延伸以围绕芯绝缘层CO和刻蚀停止层ES的侧壁。可以使用沟道层CH与字线WL之间的电压差来改变储存在数据储存层DS中的数据。
[0037] 沟道层CH可以包括杂质区JA和沟道区CA。将杂质注入到与上导电线CL相邻的沟道层CH的上端，可以形成杂质区JA，并且杂质区JA可以用作结。杂质区JA可以包括具有高于沟道区CA的浓度的杂质。分布在杂质区JA中的杂质可以是诸如磷(P)的n型掺杂剂。沟道区CA可以是未掺杂区，或者可以包括具有低于杂质区JA的浓度的n型掺杂剂。
[0038] 杂质区JA可以分布在沟道层CH的包围刻蚀停止层ES的区域的一部分中。杂质区JA可以分布在沟道层CH的包围刻蚀停止层ES的区域的一部分中以及芯绝缘层CO的与刻蚀停止层ES相邻的上端的一部分中。杂质区JA可以与选择线SEL之中与上导电线CL相邻的最上选择线重叠。然而，根据实施例，杂质区JA的分布范围可以不限于此。杂质区JA在沟道层CH之内的分布范围和分布在杂质区JA中的杂质的浓度可以根据半导体器件的设计而进行不同地改变。
[0039] 杂质区JA可以直接接触在图2A和图2B中所示的接触插塞CT。可选地，杂质区JA可以直接接触在图2C和图2D中所示的上导电线CL。
[0040] 刻蚀停止层ES可以相对于用于刻蚀氧化物层的刻蚀材料而具有抗刻蚀性。另外，刻蚀停止层ES可以包括与沟道层CH不同的材料以抑制杂质的扩散，或者可以包括未掺杂半导体层，该未掺杂半导体层与沟道层CH的杂质区JA区分开。例如，刻蚀停止层ES可以包括未掺杂半导体层、金属层、含金属层和氮化物层中的至少一种。未掺杂硅层可以用作未掺杂半导体层。钨层可以用作金属层。钛氧化物层或铝氧化物层可以用作含金属层。硅氮化物层可以用作氮化物层。
[0041] 上绝缘层UIL和层间绝缘层ILD中的每个可以包括氧化物层。可以刻蚀上绝缘层UIL以形成其中设置有接触插塞CT的接触孔或者其中设置有上导电线CL的沟槽。由于刻蚀停止层ES相对于用于氧化物层的刻蚀材料而具有抗刻蚀性，因此当暴露刻蚀停止层ES时可以停止上绝缘层UIL的刻蚀工艺。
[0042] 由于刻蚀停止层ES包括可以抑制杂质扩散的材料，因此可以改善杂质区JA之内的杂质扩散到刻蚀停止层ES中的现象。沟道柱PL还可以包括扩散防止层BA。在一个实施例中，扩散防止层BA可以沿着沟道层CH与刻蚀停止层ES之间的界面延伸，如图2B和图2D中所示。扩散防止层BA可以进一步改善杂质区JA之内的杂质扩散到刻蚀停止层ES中的现象。扩散防止层BA可以进一步沿着刻蚀停止层ES与芯绝缘层CO之间的界面延伸。当刻蚀停止层ES包括未掺杂硅层时，可以形成扩散防止层BA。扩散防止层BA可以包括氧化物层。
[0043] 如图2A和图2C中所示，当省略扩散防止层BA时，刻蚀停止层ES可以包括掺杂半导体层，该掺杂半导体层包括具有明显低于杂质区JA的浓度的杂质。根据一个实施例，用于刻蚀停止层ES的掺杂半导体层可以是掺杂硅层。根据半导体器件的制造方法，可以在形成杂质区JA之后形成刻蚀停止层ES。当最初形成刻蚀停止层ES时，刻蚀停止层ES可以是未掺杂半导体层。包括在杂质区JA中的杂质可以在半导体器件的制造工艺期间扩散到未掺杂半导体层中。因此，在完成半导体器件的制造工艺之后，刻蚀停止层ES可以包括掺杂半导体层。
[0044] 当形成杂质区JA时，可以考虑到刻蚀停止层ES的杂质扩散浓度来控制杂质掺杂浓度。因此，在完成半导体器件的制造工艺之后，杂质区JA中的杂质浓度可以被保持在目标浓度。如上所述，即使当杂质扩散到刻蚀停止层ES中时，杂质区JA中的杂质浓度也可以明显高于用作刻蚀停止层ES的掺杂半导体层中的杂质浓度。因此，由于杂质从刻蚀停止层ES扩散到沟道层CH中是困难的，因此以下情况的可能性会是低的：由于杂质从刻蚀停止层ES反向扩散到沟道层CH中而导致杂质区JA中的杂质浓度变化超出目标范围。
[0045] 可以根据存储串的位置改变要形成的刻蚀停止层ES的深度。根据实施例，可以改善杂质区JA内的杂质扩散到刻蚀停止层ES中的现象。另外，可以改善存在于刻蚀停止层ES中的杂质反向扩散到杂质区JA中的现象。因此，即使在改变要形成的刻蚀停止层ES的深度时，也可以在半导体器件中包括的存储串中均匀地控制杂质区JA的杂质浓度和杂质区JA的分布范围。
[0046] 杂质区JA可以影响耦接到与杂质区JA重叠的选择线SEL的选择晶体管的阈值电压。根据一个实施例，由于可以均匀地形成杂质区JA的杂质浓度和分布范围，因此可以减小设置在各种位置处的选择晶体管的阈值电压的分布劣化。因此，可以提高半导体器件的操作可靠性。
[0047] 图3是示意性地示出根据一个实施例的半导体器件的制造方法的流程图。
[0048] 参考图3，在用于形成层叠结构的步骤S1之后，可以执行用于形成穿过层叠结构的孔的步骤S3。此后，在步骤S5期间，可以在孔中形成由沟道层包围的芯绝缘层。随后，可以执行步骤S7，将杂质注入到沟道层中。可以在孔的中心区填充有芯绝缘层的状态下执行步骤S7，使得芯绝缘层可以从孔的外部完全阻挡沟道层的面向孔的中心区的内壁。在一些实施例中，芯绝缘层可以完全填充孔的中心区。
[0049] 根据一个实施例，在步骤S7期间在沟道层中形成杂质区之后，可以执行用于使芯绝缘层的一部分凹陷的步骤S9。随后，可以依次执行用于用刻蚀停止层填充芯绝缘层的凹陷区的步骤S11以及用于形成接触插塞或导电线的步骤13。
[0050] 根据一个实施例，在用于使芯绝缘层凹陷的步骤S9之前，可以在步骤S7期间将杂质注入到沟道层中。因此，即使步骤S9期间芯绝缘层的凹陷程度根据位置而变化，也可以不管芯绝缘层的凹陷程度如何而在整个位置均匀地形成沟道层中的杂质分布区域。当在步骤S9之后执行步骤S7时，沟道层的经由芯绝缘层的凹陷区暴露的部分的深度根据取决于芯绝缘层的凹陷程度的位置而变化。由于杂质注入沟道层的深度根据沟道层的暴露部分的深度而变化，因此可能难以在沟道层中均匀地形成杂质注入区。根据一个实施例，由于在执行步骤S9之前执行步骤S7，因此可以在沟道层中均匀地形成杂质注入区。
[0051] 在下文中，将描述根据一个实施例的半导体器件的各种制造方法。
[0052] 图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B是示出根据一个实施例的半导体器件的制造方法的截面图。
[0053] 图4A和图4B是示出图3中所示的步骤S1至S7的截面图。
[0054] 参考图4A，可以通过交替层叠每个第一材料层101和每个第二材料层103来形成层叠结构PST。第一材料层101和第二材料层103可以包括彼此不同的材料。
[0055] 根据第一实施例，每个第一材料层101可以包括如下材料：其不仅可以使导电图案彼此绝缘，而且相对于在随后的用于选择性地去除第二材料层103的刻蚀工艺期间使用的刻蚀材料而具有大的抗刻蚀性。例如，每个第一材料层101可以包括诸如硅氧化物层的氧化物层，并且每个第二材料层103可以包括诸如硅氮化物层的氮化物层。在完成半导体器件的制造工艺之后，第一材料层101可以保留为层间绝缘层，并且在后续工艺期间可以用导电图案代替第二材料层103。
[0056] 根据第二实施例，每个第一材料层101可以包括可以使导电图案彼此绝缘的材料，而每个第二材料层103可以包括用于导电图案的各种导电材料。例如，每个第一材料层101可以包括诸如硅氧化物层的氧化物层，而每个第二材料层103可以包括硅层、金属层和金属硅化物层中的至少一个。另外，每个第二材料层103还可以包括阻挡金属层。在完成半导体器件的制造工艺之后，第一材料层101可以保留为绝缘层，而在完成半导体器件的制造工艺之后，第二材料层103可以保留为导电图案。
[0057] 根据第三实施例，每个第二材料层103可以包括用于导电图案的导电材料，而每个第一材料层101可以包括可以选择性地去除第二材料层103并且使第二材料层103的损失最小化的材料。例如，每个第一材料层101可以包括未掺杂硅层，而每个第二材料层103可以包括掺杂硅层。在后续工艺期间，可以用层间绝缘层代替第一材料层101，并且在完成半导体器件的制造工艺之后，第二材料层103可以保留为导电图案。
[0058] 随后，可以形成穿过层叠结构PST的孔H。可以通过使用包括光刻工艺的掩模工艺刻蚀第一材料层101和第二材料层103来形成孔H。
[0059] 此后，可以沿着每个孔H的侧壁形成多层ML。形成多层ML可以包括：在每个孔H的侧壁的表面上形成阻挡绝缘层111，在阻挡绝缘层111上形成数据储存层113，以及在数据储存层113上形成隧道绝缘层115。
[0060] 随后，可以在多层ML上形成沿着每个孔H的侧壁延伸的沟道层117。沟道层117可以包括未掺杂半导体层或掺杂半导体层。例如，沟道层117可以包括未掺杂硅层或掺杂硅层。沟道层117可以沿着每个孔H的内壁共形地形成，并且每个孔H的中心区可以是开口的。
[0061] 此后，由沟道层117开口的每个孔H的中心区可以完全填充有芯绝缘层119。芯绝缘层119的上表面可以设置在与沟道层117的上表面相同的水平上。
[0062] 形成芯绝缘层119可以包括形成绝缘层以完全填充每个孔H的中心区以及使绝缘层的表面平坦化以暴露沟道层117的上表面。
[0063] 芯绝缘层119可以包括氧化物层。可以通过化学机械抛光(CMP)工艺执行平坦化工艺。
[0064] 参考图4B，可以将杂质121注入沟道层117的上端。杂质121可以分布在杂质预定范围Rp之内。杂质121可以包括用于形成结的掺杂剂。例如，杂质121可以包括n型掺杂剂。
[0065] 通过注入杂质121，沟道层117可以被分成注入杂质121的杂质区JA和未注入杂质121的沟道区CA。根据一个实施例，当沟道层117的面向每个孔H的中心区的内壁完全被芯绝缘层119阻挡并且沟道层117的上表面被暴露时，可以注入杂质121。因此，杂质区JA可以均匀地分布在沟道层117之内的杂质预定范围Rp中。
[0066] 图5A和图5B是示出图3中所示的步骤S9和步骤S11的截面图。
[0067] 参考图5A，可以通过使图4B所示的芯绝缘层119的一部分凹陷来形成芯绝缘图案119P。即使当芯绝缘层119的凹陷程度不均匀时，芯绝缘层119的凹陷程度也不会影响预先形成在沟道层117中的杂质区JA的分布范围和杂质浓度。芯绝缘层119的凹陷部分可以是用杂质区JA包围的部分。
[0068] 芯绝缘图案119P可以具有比沟道层117低的高度。用杂质区JA包围的凹陷区123可以被限定在芯绝缘图案119P上。可以通过凹陷区123暴露杂质区JA。
[0069] 参考图5B，在用刻蚀停止层129填充凹陷区123之后，可以使刻蚀停止层129的表面平坦化，以暴露沟道层117。由此，沟道柱PL可以形成在每个孔H之内。沟道柱PL可以包括：芯绝缘图案119P、包围芯绝缘图案119P的沟道层117以及刻蚀停止层129，该刻蚀停止层129用沟道层117的杂质区JA包围并且设置在芯绝缘图案119P上。
[0070] 如参考图2A至图2D所述，刻蚀停止层129可以包括与沟道层117不同的材料或者包括未掺杂半导体层。刻蚀停止层129可以相对于用于氧化物层的刻蚀材料而具有抗刻蚀性。包括未掺杂半导体层的刻蚀停止层129可以包括通过在制造工艺期间产生的热量而从杂质区JA扩散的杂质。因此，在完成半导体器件的制造工艺之后，刻蚀停止层129可以包括掺杂半导体层。由于构成刻蚀停止层129的掺杂半导体层中的杂质浓度明显低于杂质区JA中的杂质浓度，因此几乎不会发生从刻蚀停止层129到杂质区JA的反向扩散。因此，可以预期扩散到刻蚀停止层129中的杂质浓度，以在完成半导体器件的制造工艺之后将杂质区JA中的杂质浓度控制在目标范围之内。
[0071] 图6A和图6B是示出可以在图3中所示的步骤S13之前添加的工艺的截面图。图6A和图6B示出了参考图4A描述第一实施例作为示例。
[0072] 参考图6A，可以形成穿过层叠结构PST的狭缝131。狭缝131可以暴露第一材料层101和第二材料层103之中的每个的侧壁。
[0073] 参考图6B，在通过狭缝131选择性地刻蚀图6A中所示的第二材料层103之后，从中去除第二材料层103的区域可以填充有用作字线WL和选择线SEL的导电图案141。
[0074] 尽管图6A和图6B示出了用导电图案141代替第二材料层103的示例，但是实施例可以不限于此。
[0075] 例如，根据参考图4A描述的第二实施例和第三实施例，第二材料层可以保留为导电图案141。根据第三实施例，可以进一步执行用绝缘层代替第一材料层的工艺。
[0076] 图7A和图7B是示出图3中所示的步骤S13的截面图。
[0077] 参考图7A，在执行步骤ST13之前，图6B中所示的狭缝131可以填充有狭缝绝缘层135。
[0078] 随后，上绝缘层151可以形成在由沟道柱PL穿透并被狭缝绝缘层135分开的层叠结构ST上。上绝缘层151可以包括氧化物层。
[0079] 此后，可以通过刻蚀上绝缘层151来形成暴露刻蚀停止层129和沟道层117的杂质区JA的开口153。开口153可以是暴露每个沟道柱PL的孔型。当暴露刻蚀停止层129时，可以停止用于形成开口153的上绝缘层151的刻蚀工艺。
[0080] 参考图7B，可以通过用导电材料填充图7A中所示的开口153来形成接触插塞155。此后，可以执行用于形成图2A和图2B所示的上导电线CL的工艺。
[0081] 图8A和图8B是示出根据一个实施例的半导体器件的制造方法的截面图。例如，图8A和图8B是示出图3中所示的步骤S13的其他实施例的截面图。
[0082] 参考图8A，可以形成由狭缝231和狭缝绝缘层235分开的层叠结构ST。可以使用上面参考图4A、图4B、图5A、图5B、图6A和图6B描述的工艺来形成层叠结构ST。
[0083] 每个层叠结构ST可以包括彼此交替层叠的层间绝缘层201和导电图案241，并且可以被用多层ML包围的沟道柱PL穿透。多层ML可以包括阻挡绝缘层211、数据储存层213和隧道绝缘层215。沟道柱PL可以包括：包含沟道区CA和杂质区JA的沟道层217、芯绝缘图案219P和刻蚀停止层229。芯绝缘图案219P和刻蚀停止层229可以填充沟道柱PL的中心区。
[0084] 层叠结构ST和狭缝绝缘层235可以覆盖有上绝缘层，并且可以刻蚀上绝缘层以形成开口T。开口T可以是在一个方向上延伸的沟槽型。可以通过沟槽型开口T暴露在一个方向上布置成行的多个沟道柱PL。
[0085] 参考图8B，可以通过用导电材料填充图8A中所示的开口T来形成上导电线261。
[0086] 图9A和图9B是示出根据一个实施例的半导体器件的制造方法的截面图。例如，图9A和图9B是示出用于形成扩散防止层的工艺的截面图，该工艺可以添加在图3所示的步骤S9与步骤S11之间。
[0087] 参考图9A，可以使用参考图4A描述的工艺来形成层叠结构PST，所述层叠结构PST包括彼此交替层叠并且被孔H穿过的第一材料层301和第二材料层303。随后，可以使用参考图4A描述的工艺来形成填充孔H的多层ML、沟道层317和芯绝缘层。多层ML可以包括阻挡绝缘层311、数据储存层313和隧道绝缘层315。
[0088] 此后，可以执行参考图4B描述的工艺，以将沟道层317划分为杂质区JA和沟道区CA。此后，可以使用参考图5A描述的工艺来形成芯绝缘图案319P和凹陷区323。
[0089] 随后，可以形成沿凹陷区323的表面和沟道层317的表面延伸的扩散防止层325。可以使用氧化物层沉积工艺来形成扩散防止层325。
[0090] 参考图9B，可以通过使用上面参考图5B描述的工艺来在扩散防止层325上形成刻蚀停止层329。
[0091] 此后，可以执行上面参考图6A和图6B描述的后续工艺。此后，可以执行上述参考图7A和图7B描述的后续工艺，或者可以执行上述参考图8A和图8B描述的后续工艺。当刻蚀停止层329包括未掺杂半导体层时，可以通过扩散防止层325防止杂质区JA中的杂质扩散到未掺杂半导体层中的现象。因此，即使当完成半导体器件的制造工艺时，刻蚀停止层329也可以包括未掺杂半导体层。
[0092] 图10A至图10D是示出根据实施例的半导体器件的立体图。为了便于识别，在图10A至图10D中未示出层间绝缘层。
[0093] 参考图10A至图10D，根据一个实施例的半导体器件可以包括具有三维结构UCST和SCST的存储串。具有三维结构UCST和SCST的存储串可以提高半导体器件的集成密度。具有三维结构UCST和SCST的存储串可以是如图10A所示的U型，或者可以是如图10B至图10D所示的直线型。
[0094] 参考图10A，U型存储串UCST可以包括沿U型沟道柱UPL布置的选择晶体管和存储单元。存储单元和选择晶体管可以耦接到源极侧导电图案CP_S和漏极侧导电图案CP_D。源极侧导电图案CP_S可以通过狭缝SI与漏极侧导电图案CP_D间隔开。
[0095] 沟道柱UPL可以被划分为水平部分HP、源极侧柱S_PL和漏极侧柱D_PL。水平部分HP、源极侧柱S_PL和漏极侧柱D_PL可以彼此耦接。水平部分HP可以嵌入管道栅PG中。源极侧柱S_PL和漏极侧柱D_PL可以在第一方向I上从水平部分HP延伸。
[0096] 源极侧柱S_PL和漏极侧柱D_PL中的每个可以具有与图2A至图2D中所示的沟道柱之一相同的结构。换句话说，源极侧柱S_PL和漏极侧柱D_PL中的每个可以包括图2A至图2D中所示的沟道层CH、芯绝缘层CO和刻蚀停止层ES。另外，源极侧柱S_PL和漏极侧柱D_PL中的每个还可以包括图2B和图2D中所示的扩散防止层BA。此外，如图2A至图2D所示，源极侧柱S_PL和漏极侧柱D_PL中的每个的沟道层CH可以被划分成杂质区JA和沟道区CA。水平部分HP可以包括从源极侧柱S_PL或漏极侧柱D_PL延伸的沟道层和芯绝缘层。
[0097] 多层ML还可以形成在沟道柱UPL的外壁上。
[0098] 沟道柱UPL可以电耦接在源极层SL与位线BL之间。位线BL和源极层SL可以设置在不同的水平中，并且彼此间隔开。例如，源极层SL可以设置在位线BL下方。源极层SL可以电耦接到源极侧柱S_PL。位线BL可以电耦接到漏极侧柱D_PL。源极层SL和位线BL中的每个可以对应于图2A至图2D中所示的上导电线之一。漏极接触插塞DCT还可以形成在位线BL与漏极侧柱D_PL之间。漏极接触插塞DCT可以对应于图2A和图2B中所示的接触插塞。源极层SL和源极侧柱S_PL可以与图2C和图2D中所示的上导电线和沟道柱一样地彼此直接接触。然而，实施例可以不限于此。根据一个实施例，源极接触插塞(未示出)还可以与图2A和图2B中所示的接触插塞设置在上导电线与沟道柱之间一样地设置在源极层SL与源极侧柱S_PL之间。
[0099] 源极侧导电图案CP_S可以包括沿第一方向I在源极层SL下方彼此间隔开地层叠的n个导电图案CP1至CPn，其中n是2或更大的自然数。漏极侧导电图案CP_D可以包括沿第一方向I在位线BL下方彼此间隔开地层叠的n个导电图案CP1至CPn。
[0100] 源极侧导电图案CP_S可以围绕源极侧柱S_PL，并且可以彼此间隔开地层叠。源极侧导电图案CP_S可以包括源极侧字线WL_S和源极选择线SSL。源极选择线SSL可以设置在源极侧字线WL_S上方。一层源极选择线SSL或者两层或更多层源极选择线SSL可以设置在源极侧字线WL_S与源极层SL之间。尽管图10A示出如下配置作为示例：源极选择线SSL由设置在源极侧导电图案CP_S的最上层上的第n图案CPn和在第n图案CPn之下的第(n-1)图案CPn-1构成，但是实施例可以不限于此。源极侧字线WL_S可以对应于如图2A至图2D中所示的字线WL，而源极选择线SSL可以对应于如图2A至2D所示的选择线SEL。
[0101] 漏极侧导电图案CP_D可以围绕漏极侧柱D_PL，并且可以彼此间隔开地层叠。漏极侧导电图案CP_D可以包括漏极侧字线WL_D和漏极选择线DSL。漏极选择地线DSL可以设置在漏极侧字线WL_D上方。一层漏极选择线DSL或者两层或更多层漏极选择线DSL可以设置在漏极侧字线WL_D与位线BL之间。尽管图10A示出了如下配置作为示例：漏极选择线DSL由设置在漏极侧导电图案CP_D的最上层上的第n图案CPn和在第n图案CPn之下的第(n-1)图案CPn-1构成，但是实施例可以不限于此。漏极侧字线WL_D可以对应于如图2A至图2D中所示的字线WL，而漏极选择线DSL可以对应于图2A至图2D中所示的选择线SEL。
[0102] 狭缝SI可以设置在源极侧导电图案CP_S和漏极侧导电图案CP_D之间，源极侧导电图案CP_S和漏极侧导电图案CP_D在第二方向II上彼此相邻并且可以在第三方向III上延伸。源极侧导电图案CP_S、漏极侧导电图案CP_D和源极层SL中的每个可以在第三方向III上延伸。位线BL可以在第二方向II上延伸。
[0103] 管道栅PG可以设置在源极侧导电图案CP_S和漏极侧导电图案CP_D下方，并且可以围绕水平部分HP。管道栅PG可以设置在导电图案CP1至CPn下方。
[0104] 源极侧存储单元可以形成在源极侧柱S_PL和源极侧字线WL_S的交叉点处，并且漏极侧存储单元可以形成在漏极侧柱D_PL和漏极侧字线WL_D的交叉点处。源极选择晶体管可以形成在源极侧柱S_PL和源极选择线SSL的交叉点处，并且漏极选择晶体管可以形成在漏极侧柱D_PL和漏极选择线DSL的交叉点处。管道晶体管可以形成在水平部分HP和管道栅PG的交叉点处。沿着U型沟道柱UPL布置的源极选择晶体管、源极侧存储单元、管道晶体管、漏极侧存储单元和漏极选择晶体管可以通过在U型沟道柱UPL中包括的沟道层以串联方式耦接。以串联方式耦接的源极选择晶体管、源极侧存储单元、管道晶体管、漏极侧存储单元和漏极选择晶体管可以沿着U型沟道柱UPL的形状限定U型存储串UCST。源极侧字线WL_S可以将信号传输到源极侧存储单元的栅极，漏极侧字线WL_D可以将信号传输到漏极侧存储单元的栅极，源极选择线SSL可以将信号传输到漏极选择晶体管的栅极，漏极选择线DSL可以将信号传输到漏极选择晶体管的栅极，并且管道栅PG可以将信号传输到管道晶体管的栅极。管道晶体管可以响应于施加到管道栅PG的信号而耦接源极侧存储单元和漏极侧存储单元。
[0105] 除了如上所述的U型之外，沟道柱可以具有各种形状，例如W型。存储单元的布置可以根据沟道柱的结构而进行各种改变，因此存储串可以具有各种结构。
[0106] 参考图10B至图10D，直线型存储串SCST可以包括沿直线型沟道柱PL层叠的选择晶体管和存储单元。
[0107] 存储单元的栅极和选择晶体管的栅极可以耦接到导电图案CP1至CPn。可以通过狭缝SI和狭缝USI将导电图案CP1至CPn划分为字线WL、源极选择线SSL和漏极选择线DSL。
[0108] 沟道柱PL可以具有与图2A至图2D中所示的沟道柱之一相同的结构。换句话说，沟道柱PL可以包括图2A至图2D中所示的沟道层CH、芯绝缘层CO和刻蚀停止层ES。另外，沟道柱PL还可以包括图2B和图2D中所示的扩散防止层BA。沟道柱PL的沟道层CH可以被划分成图2A至图2D中所示的杂质区JA和沟道区CA。沟道柱PL的外壁可以用多层ML或者多层ML1和ML2包围。
[0109] 沟道柱PL可以电耦接到位线BL。位线BL可以对应于图2A至图2D中所示的上导电线之一。位线BL和沟道柱PL可以与图2C和图2D中所示的上导电线和沟道柱一样地彼此直接接触。实施例可以不限于此，并且漏极接触插塞还可以与图2A和图2B中所示的接触插塞设置在上导电线与沟道柱之间一样地设置在位线BL与每个沟道柱PL之间。
[0110] 如图10B和图10C所示，沟道柱PL可以耦接到源极层SL。源极层SL可以具有各种结构。
[0111] 参考图10B，源极层SL可以接触每个沟道柱PL的底表面。源极层SL可以是掺杂多晶硅层。每个沟道柱PL可以接触源极层SL的上表面并且可以在第一方向I上朝向位线BL延伸。
[0112] 多层ML可以沿着沟道柱PL的侧壁延伸。沟道柱PL的上表面和底表面可以不被多层ML阻挡，而是可以开口的。沟道柱PL的底表面可以电耦接到源极层SL。
[0113] 参考图10C，每个沟道柱PL可以延伸到源极层SL中。例如，源极层SL可以具有第一源极层SL1和第二源极层SL2的层叠结构。第一源极层SL1可以围绕每个沟道柱PL的下端。第二源极层SL2可以设置在第一源极层SL1上方，并且可以接触第一源极层SL1的上表面和每个沟道柱PL的侧壁。第二源极层SL2可以围绕每个沟道柱PL。
[0114] 在第一方向I上远离第二源极层SL2突出的每个沟道柱PL的上端可以用第一多层图案ML1包围。第二多层图案ML2可以设置在第一源极层SL1与每个沟道柱PL之间。第一多层图案ML1和第二多层图案ML2可以包括彼此相同的材料层。每个第一多层图案ML1和每个第二多层图案ML2可以通过第二源极层SL2彼此分开。
[0115] 如图10D所示，每个沟道柱PL可以耦接到下沟道柱LPC。
[0116] 参考图10D，下沟道柱LPC可以耦接在每个沟道柱PL下方。下沟道柱LPC可以用源极选择线SSL包围，并且沟道柱PL可以用字线WL和漏极选择线DSL包围。
[0117] 每个下沟道柱LPC的外壁可以用栅绝缘层GI包围。源极层SL可以接触每个下沟道柱LPC的底表面。源极层SL可以是掺杂多晶硅层。参考图2A至图2D描述的沟道层CH可以延伸到图10D中所示的每个沟道柱PL的底表面，并且可以接触每个下沟道柱LPC的上表面。
[0118] 多层ML可以沿着每个沟道柱PL的侧壁延伸。每个沟道柱PL的上表面和底表面可以不被多层ML阻挡，而是可以开口的。
[0119] 参考图10B至图10D，导电图案CP1至CPn可以分别设置在位线BL与源极层SL之间彼此间隔开的n个水平上。导电图案CP1至CPn可以围绕沟道柱PL或下沟道柱LPC，并且可以在第一方向I上彼此间隔开地层叠。导电图案CP1至CPn可以包括源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL可以设置在源极层SL上方。字线WL可以设置在源极选择线SSL上方。漏极选择线DSL可以设置在字线WL上方。
[0120] 狭缝S1和USI可以包括第一狭缝S1和第二狭缝USI，该第一狭缝S1完全穿过导电图案CP1至CPn，第二狭缝USI从导电图案CP1至CPn之中的最上导电图案穿过一层或更多层。第一狭缝SI和第二狭缝USL可以在第三方向III上延伸。
[0121] 依次层叠的导电图案CP1至CPn中的一些(例如，导电图案CP3至CPn-2)可以通过第一狭缝SI被分开为字线WL。
[0122] 设置在字线WL与源极层SL之间的一层导电图案或者两层或更多层导电图案可以通过第一狭缝SI被分开为源极选择线SSL。尽管图10B至图10D示出了下如配置作为示例：源极选择线SSL包括在导电图案CP1至CPn之中的设置在最下水平上的第一导电图案CP1和在第一导电图案CP1上方的第二导电图案CP2，但是实施例不限于此。
[0123] 设置在字线WL与位线BL之间的一层导电图案或者两层或更多层导电图案可以通过第一狭缝SI和第二狭缝USI被分开为漏极选择线DSL。尽管图10B至图10D示出了如下配置作为示例：漏极选择线DSL包括在导电图案CP1至CPn之中的设置在最上水平上的第n图案CPn和在第n图案CPn之下的第(n-1)图案CPn-1，但是实施例可以不限于此。字线WL可以对应于图2A至图2D中所示的字线WL，而漏极选择线DSL可以对应于图2A至图2D中所示的选择线SEL。
[0124] 字线WL、漏极选择线DSL和源极选择线SSL可以在第三方向III上延伸。位线BL可以在第二方向II上延伸。
[0125] 第一狭缝S1和第二狭缝USI可以在第二方向II上彼此交替设置。每层字线WL可以不被第二狭缝USI分开，并且可以延伸以与第二狭缝USI重叠。每层字线WL可以共同围绕多个沟道柱PL。用每层字线WL共同包围的沟道柱PL可以分别被分成用漏极选择线DSL包围的比特位组。例如，每层字线WL共同围绕的沟道柱PL可以被用第二狭缝USI分成第一比特位组和第二比特位组，第二狭缝USI介于第一比特位组与第二比特位组之间。第一比特位组和第二比特位组可以分别由不同的漏极选择线DSL来控制。
[0126] 根据上面参考图10B至图10D描述的结构，存储单元可以形成在沟道柱PL和字线WL的交叉点处，漏极选择晶体管可以形成在沟道柱PL和漏极选择线DSL的交叉点处，并且源极选择晶体管可以形成在沟道柱PL和源极选择线SSL的交叉点处或者在下沟道柱LPC和源极选择线SSL的交叉点处。沿着沟道柱PL和下沟道柱LPC中的至少一个布置成一行的源极选择晶体管、存储单元和漏极选择晶体管可以通过下沟道柱LPC和沟道柱PL的沟道层中的至少一个串联耦接，以限定直线型存储串SCST。字线WL可以将信号传输到存储单元的栅极，源极选择线SSL可以将信号传输到源极选择晶体管的栅极，并且漏极选择线DSL可以将信号传输到漏极选择晶体管的栅极。
[0127] 图10A至10D中所示的三维半导体器件可以使用以下工艺来形成：图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B中所示的工艺、图8A和图8B中所示的工艺或者图9A和图9B中所示的工艺。
[0128] 图11是示意性地示出图10D中所示的下沟道柱的形成工艺的实施例的截面图。
[0129] 参考图11，下沟道柱413可以穿过形成在源极层401上的下层叠结构LST。
[0130] 可以通过将杂质注入到衬底的表面中、在衬底上沉积掺杂半导体层或者在绝缘层上沉积掺杂半导体层来形成源极层401。杂质可以是n型杂质，而掺杂半导体层可以包括n型杂质。
[0131] 下层叠结构LST可以包括彼此交替层叠的第三材料层403和第四材料层405。下层叠结构LST可以通过将包括第三材料层403和第四材料层405的至少一个子层叠结构层叠来形成。
[0132] 第三材料层403和第四材料层405可以包括各种材料。
[0133] 根据第一实施例，第三材料层403可以包括这样的材料，该材料不仅可以使导电图案彼此绝缘，而且相对于在用于选择性地去除第四材料层405的随后刻蚀工艺期间使用的刻蚀材料而具有大的抗刻蚀性。例如，第三材料层403可以包括诸如硅氧化物层的氧化物层，而第四材料层405可以包括诸如硅氮化物层的氮化物层。在完成半导体器件的制造工艺之后，第三材料层403可以保留为层间绝缘层，并且在后续工艺期间，可以利用用于源极选择线的导电图案来代替第四材料层405。
[0134] 根据第二实施例，第三材料层403可以包括可以使导电图案彼此绝缘的材料，而第四材料层405可以包括用于源极选择线的各种导电材料。例如，第三材料层403可以包括诸如硅氧化物层的氧化物层，而第四材料层405可以包括硅层、金属层和金属硅化物层之中的至少一个。另外，第四材料层405还可以包括阻挡金属层。在完成半导体器件的制造工艺之后，第三材料层403可以保留为层间绝缘层，并且在完成半导体器件的制造工艺之后，第四材料层405可以保留为源极选择线。
[0135] 根据第三实施例，第四材料层405可以包括用于源极选择线的导电材料，并且第三材料层403可以包括可以选择性地去除第四材料层405并且使第四材料层的损失最小化的材料。例如，第三材料层403可以包括未掺杂硅层，而第四材料层405可以包括掺杂硅层。在后续工艺期间，第三材料层403可以用层间绝缘层来代替，并且在完成半导体器件的制造工艺之后，第四材料层405可以保留为源极选择线。
[0136] 在形成下层叠结构LST之后，可以形成穿过下层叠结构LST的下孔407。下孔407可以暴露源极层401。随后，栅绝缘层411可以形成在每个下孔407的侧壁上。栅绝缘层411可以包括诸如硅氧化物层的氧化物层。
[0137] 此后，下沟道柱413可以分别形成在下孔407中。可以通过选择性外延生长方法使半导体材料生长来形成每个下沟道柱413。可选地，可以通过沉积半导体材料来形成每个下沟道柱413。可以通过原位生成方法(in-situ method)或离子注入方法将杂质掺杂到每个下沟道柱413中。
[0138] 如上所述，在形成穿过下层叠结构LST的下沟道柱413之后，可以执行图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B所示的工艺。可以用参考图8A和图8B描述的工艺来代替参考图7A和图7B描述的工艺。可以用参考图9A和图9B描述的工艺来代替参考图5A和图5B描述的工艺。
[0139] 下层叠结构LST的第三材料层403可以包括与参考图4A描述的第一材料层相同的材料，而下层叠结构LST的第四材料层405可以包括与参考图4A描述的第二材料层相同的材料。当第二材料层和第四材料层405中的每个包括诸如硅氮化物层的牺牲层时，可以通过使用用导电图案代替第二材料层的工艺来利用用于源极选择线的导电图案代替第四材料层405。当第一材料层和第三材料层403中的每个可以包括诸如未掺杂硅层的牺牲层时，可以通过使用用层间绝缘层代替第一材料层的工艺来用层间绝缘层代替第三材料层403。
[0140] 图12A和图12B分别是示意性地示出根据一个实施例的外围电路结构PC的框图和截面图。
[0141] 参考图12A，根据实施例的半导体器件可以包括设置在衬底SUB上的外围电路结构PC和单元阵列CAR。
[0143] 单元阵列CAR可以包括参考图10A至图10D描述的存储串中的至少一个。根据一个实施例的存储串的沟道柱可以包括参考图2A至图2D描述的沟道柱之一。
[0144] 外围电路结构PC可以包括NMOS和PMOS晶体管、电阻器和电容器，它们电耦接到单元阵列CAR。NMOS和PMOS晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器和控制电路的器件。
[0145] 外围电路结构PC可以设置在单元阵列CAR与衬底SUB之间。由于外围电路结构PC与单元阵列CAR重叠，因此可以减小衬底SUB上的由单元阵列CAR和外围电路结构PC占据的区域。
[0146] 参考图12B，外围电路结构PC可以包括外围栅电极GT、外围栅绝缘层PGI、结Jn、外围电路线PCL、外围接触插塞PCP和外围电路绝缘层PIL。
[0147] 外围栅电极GT可以分别用作外围电路结构PC的NMOS晶体管和PMOS晶体管的栅电极。外围栅绝缘层PGI可以设置在每个外围栅电极GT与衬底SUB之间。
[0148] 结Jn可以是通过将n型或p型杂质注入到衬底SUB的有源区中而限定的区域。结Jn可以设置在每个外围栅电极GT的两侧处，并且可以用作源极结或漏极结。衬底SUB的有源区可以通过形成在衬底SUB中的隔离层ISO分开。隔离层ISO可以包括绝缘材料。
[0149] 外围电路线PCL可以通过外围接触插塞PCP电耦接到外围电路结构PC的电路。
[0150] 外围电路绝缘层PIL可以覆盖外围电路结构PC的电路、外围电路线PCL和外围接触插塞PCP。外围电路绝缘层PIL可以包括以多层层叠的绝缘层。
[0151] 本公开可以通过均匀地控制在沟道层中形成的杂质区的深度来改善半导体器件的操作可靠性。
[0152] 根据本公开，可以在使芯绝缘层凹陷之前执行将杂质注入沟道层的工艺，因此可以防止由芯绝缘层的凹陷程度的不均匀性引起的杂质的注入深度的变化。因此，本公开可以改善半导体器件的工艺的再现性。
[0153] 根据本公开，可以用刻蚀停止层填充芯绝缘层的凹陷区，可以减少杂质从沟道层的内部到刻蚀停止层的扩散，或者可以减少杂质从刻蚀停止层到沟道层的扩散。因此，本公开可以减小在沟道层中形成的杂质区的分布范围和杂质区的浓度的变化，从而改善半导体器件的工艺的再现性。
[0154] 图13是示出根据一个实施例的存储系统1100的配置的框图。
[0156] 存储器件1120可以是由多个闪存芯片形成的多芯片封装体。
[0157] 存储器控制器1110可以被配置为控制存储器件1120并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、错误校正码(ECC)1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括用于与存储系统1100连接的主机的数据交换协议。另外，ECC 1114可以检测并校正从存储器件1120读取的数据中包括的错误，并且存储器接口1115可以执行与存储器件1120的交互。此外，存储器控制器1110还可以包括只读存储器(ROM)，该只读存储器用于储存与主机交互的代码数据。
[0158] 上述存储系统1100可以是配备有存储器件1120和存储器控制器1110的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储器控制器1110可以通过接口协议之一与外部设备(例如，主机)通信，所述接口协议包括通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)。
[0159] 图14是示出根据一个实施例的计算系统1200的配置的框图。
[0160] 参考图14，根据实施例的计算系统1200可以包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210，它们电耦接到系统总线1260。此外，当计算系统1200是移动设备时，还可以包括用于向计算系统1200提供工作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
[0161] 存储系统1210可以包括存储器件1212和存储器控制器1211。
[0162] 以上讨论的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。应当理解的是，本文中所描述的概念的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。
[0163] 只要没有不同地定义，本文中所使用的所有术语(包括技术或科学术语)就具有本公开所属领域的技术人员通常理解的含义。只要在本申请中没有明确定义，就不应以理想或过于正式的方式理解术语。
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