技术领域
[0001] 本
发明大体上是关于芯片封装，并且更特别的是，是关于用于改善受底部填充包覆的芯片上对准标记可视化能
力的结构及方法。
背景技术
[0002] 芯片可嵌装于封装衬底上以建立芯片封装。一般而言，组件上的焊球或焊
块与封装衬底上的接垫套准而置，而且此等焊块随后回焊以建立将该封装衬底与芯片结合的焊点。此等焊点在该封装衬底与芯片之间提供电互连及机械互连，但也在该封装衬底与芯片之间建立间隙。
[0003] 在诸焊点之间以填充材料填充开放空间得改善此等电互连及机械互连的可靠度，并且保护易碎的后段(BEOL)芯片结构。底部填充材料的存在亦阻碍潜在造成电气
短路及组件故障的湿气为主的故障机制，并且阻绝其它污染物进入介于该芯片与该封装衬底间的空间。该底部填充材料使该等互连抗疲劳及抗蠕变，还允许封装材耐受来自装卸的震动负载、
温度循环以及具有静态或动态负载的坠重试验。
[0004]
晶圆级底部填充(wafer-level underfill；WLUF)程序可用于在该芯片与封装衬底结合之前先将该底部填充材料预涂敷。在
凸块上方涂敷
树脂(over-bump applied resin；OBAR)程序中，已填充树脂涂敷于晶圆的凸块上方并且弄干。将晶圆分切成已涂布芯片，此等已涂布芯片是个别对准并结合至封装衬底，产生已底部填充的覆晶封装。
[0005] 将芯片接合至其封装衬底时，可使用该芯片上的对准标记及该衬底上的框标或对准标记，使该等芯片与封装衬底彼此相对地对准。然而，已预涂敷底部填充体的填料含量可能造成该底部填充体不透明。在该芯片上预涂敷该底部填充体时，该芯片上的凸块及该封装衬底上的接垫间的对准可能因已填充树脂的不透明度而受阻，这可能使芯片上对准标记及甚至是凸块的可视化能力变差。
[0006] 需要使受底部填充包覆的芯片上对准标记可视化能力获得改善的结构及方法。
发明内容
[0007] 在本发明的一具体
实施例中，结构包括芯片、在该芯片上的特征以及涂敷至该芯片并且包覆该特征的底部填充材料。该特征包括由第一材料所构成的第一结构元件及由与该第一材料电化学不相似的第二材料所构成的第二结构元件，用以提供化学
电池效应(galvanic cell effect)。该化学电池效应的结果是，该底部填充材料包括分布于该第一结构元件上方第一
密度的第一区及该第二结构元件上方第二密度的第二区中的多个填料粒子。该第一区中的该第一密度小于该第二区中的该第二密度，使得该第一区具有比该第二区更低的不透明度。
[0008] 在本发明的一具体实施例中，一种方法包括形成在芯片上的特征以及对该芯片在晶圆级涂敷包括多个填料粒子的底部填充材料，以使得该特征受包覆。该特征包括由第一材料所构成的第一结构元件及由与该第一材料电化学不相似的第二材料所构成的第二结构元件，用以提供化学电池效应。该方法包括通过该化学电池效应，令该等填料粒子在该第一结构元件上方第一区及该第二结构元件上方第二密度的第二区中以第一密度分布。该第一区中的该第一密度小于该第二区中的该第二密度，使得该第一区具有比该第二区更低的不透明度。
附图说明
[0009] 附图是合并于本
说明书的一部分并构成该部分，绘示本发明的各项具体实施例，并且连同上述对本发明的一般性说明及下文对具体实施例提供的详细说明，目的是为了阐释本发明的具体实施例。
[0010] 图1是根据本发明的一具体实施例的包括对准标记的芯片的部分截面的侧视图。
[0011] 图2是图1的对准标记的俯视图。
[0012] 图3是基本上沿着图2所示线条3-3取看的截面图。
[0013] 图4是与图2类似的截面图，于其中，已涂敷包覆对准标记的底部填充材料。
[0014] 图4A是图4的对准标记及底部填充材料的俯视图，于其中，对准标记受包覆，并且因底部填充材料的不透明性而不清晰。
[0015] 图4B是图4A的一部分的放大图，于其中，底部填充材料中含有的填料内容物为可见。
[0016] 图5是类似于图4的截面图，于其中，已
修改包覆对准标记的底部填充材料以局部降低其不透明度。
[0017] 图5A是图4的对准标记及底部填充材料的俯视图。
[0018] 图6是类似于图2的截面图，其根据本发明的一具体实施例展示对准标记。
具体实施方式
[0019] 请参阅图1至3，并且根据本发明的一具体实施例，芯片10包括此已利用诸如互补式金属
氧化物
半导体(CMOS)程序的前段(FEOL)程序，以及中段与后段(BEOL)程序制作集成
电路的
正面，用以形成与该等集成电路耦合的互连结构。该互连结构可包括
钝化层12、凸块下
冶金(UBM)14、焊块16以及对准标记18。焊块16可以是任何类型的焊球(例如：受控崩陷芯片连接或C4焊球)，其是组配成用来受回焊而使芯片10附接至衬底，或可由
铜柱型连接所取代。凸块下冶金14促进
焊料浸润，及/或充当焊料扩散阻障物。焊块16是可触而用于在封装衬底上的芯片10与接合垫之间建立电连接。芯片10所附接的封装衬底可以是
层压衬底或主体半导体衬底，诸如
硅、硅锗以及其多层。芯片10可包括于使用晶圆形成的多个等同芯片之一，而且各该芯片可包括芯片10的特征。
[0020] 图2及3展示最清楚的是，对准标记18是在芯片结合程序期间用于使芯片10与封装衬底对准的特征。对准标记18可通过芯片与衬底实际结合前用于使芯片10对准到封装衬底的光学辨识及资讯来可视化。芯片10上的对准标记18具有赖以在芯片10的影像中辅助
定位及识别的独特形状。在代表性具体实施例中，对准标记18具有十字形状，结构元件20、22于此十字形状中是由一对短线条节段所构成，该等线条节段其中一者是横切于并且交会该等线条节段其中另一者而对准。然而，对准标记18的结构元件20、22可具有可识别为标记的不同形状，该标记可用于芯片对准。
[0021] 对准标记18是由多种材料所构成，而不是习知由单一材料所构成。对准标记18包括以并列、直接
接触关系而置的结构元件20、22，于此关系中，结构元件22界定外形状，而结构元件20是定位于结构元件22的形状的内部。由于此配置，结构元件20、22之间存在传导路径。在代表性具体实施例中，结构元件20具有外边界24，而结构元件22是配置于外边界24。结构元件22可绕着结构元件20于其外边界的整个周界延展。
[0022] 对准标记18可包括于通过后段(BEOL)程序所产生芯片10上互连结构的最后金属层中。对准标记18的形成可通过沉积构成结构元件20的一层材料并通过光微影及蚀刻予以塑形，然后沉积构成结构元件22的一层材料并通过光微影及蚀刻予以塑形。焊块制作前可先在芯片10上置放对准标记18，其添增焊块16，并且可定位于分切通道附近。
[0023] 在一具体实施例中，对准标记18可在结构元件20、22中包括不同材料，其能够相配合以产生化学电池效应。结构元件20、22中的材料可电化学不相似，并且可具有提供传导路径的接触关系。结构元件20、22中电化学不相似的材料因为其
电子亲和性(或吸引性)不同而形成双金属耦合。这些不同亲和性可在通过结构元件20、22其中一者所界定的带负电
阳极与通过结构元件20、22其中另一者所界定的带正电
阴极之间建立电位。在一具体实施例中，可选择电化学不相似的材料，使得结构元件22带负电，而结构元件20带正电。
[0024] 候选材料包括，但不限于金(Au)、
银(Ag)、镍(Ni)、
锡(Sn)及
铝(Al)。候选材料对包括，但不限于金与铜、铜与锡、或任何其它呈现充分阳极指数的金属对。该阳极指数是衡量将会在给定金属与金之间发展的电化学
电压的参数。举例而言，铜相对于金的阳极指数的绝对值为0.35伏特，而锡相对于金的阳极指数的绝对值为0.65伏特。特定金属对的电化学电压是如相对于相同金属(即金)所参考，通过减去其各别阳极指数来计算。相对于所具阳极指数的绝对值更低的金属，阳极指数的绝对值更高的金属将会变为带负电。
[0025] 在对准标记18的一特定具体实施例中，对准标记18的结构元件20可由金所构成，而对准标记18的结构元件22可由铜所构成，其成对的金与铜组合运作为电压差为0.35伏特的化学电池。在对准标记18的另一特定具体实施例中，对准标记18的结构元件20可由金所构成，而对准标记18的结构元件22可由锡所构成，其成对的金与锡组合运作为电压差为0.65伏特的化学电池。在对准标记18的另一特定具体实施例中，对准标记18的结构元件20可由铜所构成，而对准标记18的结构元件22可由锡所构成，其成对的铜与锡组合运作为电压差为0.30伏特的化学电池。
[0026] 请具体参照图4、4A，其中相似的附图标记是指图1至3中相似的特征，并且在后续制作阶段，涂敷底部填充材料30作为芯片10上的一层。特别的是，底部填充材料30可在焊块16回焊以将芯片10结合至封装衬底之前，以晶圆级预先涂敷至芯片10。结合之前，底部填充材料30先在诸焊块16之间填充开放空间。底部填充材料30可涂敷有比焊块16与对准标记18的各别高度更大的厚度而使其各受包覆。然而，该底部填充材料的厚度可小于焊块16的高度并大于对准标记18的高度。举例而言，底部填充材料30可作为
流体通过旋转涂布予以涂敷到包括芯片10的整个晶圆上。替代地，举例而言，底部填充材料30可作为膜件通过层压予以涂敷到包括芯片10的整个晶圆上。
[0027] 底部填充材料30可包含由例如热塑性材料所构成的主体基质32，该热塑性材料为电绝缘体并且具有非传导性。底部填充材料30的主体基质32可包括由一或多种
聚合物所构成的树脂以及诸如起始剂、触媒、交联剂、稳定剂等附加物质。在芯片10结合至封装衬底之后，可通过
固化而使底部填充材料30的主体基质32硬化以形成黏结固化团。
[0028] 底部填充材料30可更包含由一种材料的多个小粒子34所构成的填料，此材料诸如像硅土、玻璃、矾土或氮化
硼的电绝缘体。填料粒子34是经分散而分布于主体基质32中。分布于主体基质32中的填料粒子34的功能在于可提升已固化底部填充材料30的机械特性及/或增加底部填充材料30的热传导率。在一具体实施例中，底部填充材料30可包含已填充的凸块上方涂敷树脂(OBAR)。
[0029] 填料粒子34具有比主体基质32更高的光学不透明度，并且可在施配到芯片10上时均匀分散于主体基质32内。填料粒子34亦可带静电而具有净正电荷。底部填充材料30中填料粒子34的含量能够限制底部填充材料30的透明度，尤其是对于高填料含量而言。举例而言，在涂敷瞬间，包覆对准标记18的底部填充材料30中的填料含量视需要可防止对准标记18从芯片10上面透视而被看见，用以光学辨识对准标记18而对准芯片10。
[0030] 请具体参照图5、5A，其中相似的附图标记是指图4、4A中相似的特征，并且在后续制作阶段，对准标记18的构造有效局部降低底部填充材料30于其涂敷后在已涂敷层厚中的不透明度(即增加透明度或半透明度)，使得对准标记18变为可从芯片10上面透视而看见。对准标记18的不相似材料所产生的化学电池效应的存在有效使填料粒子34偏离对准标记
18的结构元件20的附近。主体基质32内的带正电填料粒子34受排斥而背离具有净正电荷的更高电位的结构元件20，及/或受具有净负电荷的更低电位的结构元件22所吸引。
[0031] 通过在对准标记18上面与附近的底部填充材料30的区域38中建立局部透明度或半透明度，在芯片结合前，填料粒子34的替代降低底部填充材料30的不透明度。特征在于填料粒子34密度降低的底部填充材料30的区域38可以是垂直位于内结构元件20上面的大量底部填充材料30。特别的是，区域38中填料粒子34的密度小于区域38外侧的区域40中填料粒子34的密度。特征在于填料粒子34密度增加的底部填充材料30的区域40可以是垂直位于外结构元件22上面的大量底部填充材料30。在代表性具体实施例中，区域38的尺寸等于结构元件20的尺寸，而区域40的尺寸等于结构元件22的尺寸，但本发明的具体实施例并不受限于此。
[0032] 底部填充材料30施配到芯片10之后，但在芯片10结合至封装衬底之前，区域38中填料粒子34的密度出现降低现象。在一具体实施例中，此密度降低可在对芯片10于晶圆级涂敷底部填充材料30不久后出现。替代地，可将时间延迟引入产生密度降低现象的程序里。区域38、40之间填料粒子34的分凝程度可受诸因素影响，包括但不局限于粒子大小、主体基质32的
粘度、为降低主体基质32的粘度而施加的热量以及化学电池效应的量值。
[0033] 透明度或半透明度的局部面积改善穿过底部填充材料30目视定位对准标记18的能力，其进而在按另一种方式不透明已预涂敷底部填充材料30的环境下改善相对于另一物件(例如：封装衬底)对准芯片10的能力，并且在具有高填料含量的已预涂敷底部填充材料30的环境下改善组装良率。
[0034] 密度降低现象可通过加热芯片10使其升温而令主体基质32相较于其在室温下涂敷期间的粘度经受粘度降低。在因化学电池效应而施加静电力的影响下，粘度降低使主体基质32中填料粒子34的迁移率有效升高。在一具体实施例中，可在将底部填充材料30施配到晶圆上之前先将芯片10加热使其升温，以使得随着底部填充材料30的温度朝芯片10的温度升高，近接对准标记18处在涂敷不久后出现密度降低现象。替代地，可在将底部填充材料30施配到晶圆上之后将芯片10加热使其升温，以使得近接对准标记18处在涂敷并延迟一时间之后出现密度降低现象。
[0035] 在一具体实施例中，密度降低现象可在正常底部填充程序过程中通过加热到至少部分固化底部填充材料30使底部填充材料30升温来促成，用以使底部填充材料30在后续操作(例如：晶圆分切操作)期间稳定。举例而言，可将底部填充材料30至少部份地固化以形成半固态，但底部填充材料30仍可随着后续加热而能够再熔或进一步固化。就此而言，后涂敷
烘烤可取决于底部填充材料30的类型而在一烘烤温度下进行，并且可在此烘烤温度下保持一给定时间(例如：150℃至170℃的范围内保持一到两个小时的时间范围)。
[0036] 变更底部填充材料30局部透明度或半透明度的能力可允许对准标记18置放于芯片10上的其它
位置，作为置放于芯片10转
角处的替代方案。将对准标记18再定位至芯片10上的不同位置可表现吸引人的替代方案，用以使底部填充材料30在芯片10转角处的性质改善到最佳状态。
[0037] 请具体参照图6，其中相似的附图标记是指图5中相似的特征，而且根据本发明的一替代具体实施例，对准标记46包括结构元件42与结构元件44，结构元件44与结构元件42具有重叠关系。不同于特征化对准标记46的并列关系，结构化特征44包覆结构化特征42，以使得结构化特征42是定位于一部分结构化特征44与芯片10之间，并且与结构化特征44的其它部分并列。结构化特征42、44是由能够形成化学电池对的材料组合所构成。在对准标记46的一特定具体实施例中，对准标记18的结构元件42可由铜所构成，而对准标记18的结构元件44可由金所构成，其成对的金与铜组合运作为电压差为0.35伏特的化学电池。可如以上所述就对准标记18进行底部填充材料30的填料含量的分凝程序，不同的是，上覆于结构元件42的结构元件44的所有或部分区段将会在后面进行分凝时变为可见。
[0038] 在一替代具体实施例中，结构元件42可包含接合垫，而不是对准标记。在此实例中，结构元件44包含经涂敷并图型化而与结构元件42具有重叠关系的附加层。此接合垫可定位于芯片10上或封装衬底上。
[0039] 根据本发明的具体实施例，结构元件42、44可用于在3D应用中进行对准，其中芯片10同时参与形成包括多个芯片的芯片堆迭。在此实施中，可将底部填充材料30涂敷于芯片或封装衬底的接垫侧上，而不是芯片或封装衬底的凸块侧上。
[0040] 如以上所述，本方法是用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白晶圆形式(例如：作为具有多个未封装芯片的单一晶圆)、当作裸晶粒或以封装形式来配送。在后例中，芯片是嵌装于单芯片封装(例如：塑胶载体，有
导线黏贴至
主板或其它更高层阶载体)中或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片可与其它芯片、离散电路元件、及/或其它
信号处理装置集成，作为中间产品或最终产品任一者的部分。
[0041] 本文中对“垂直”、“
水平”等用语的参照属于举例，并非限制，是用来建立参考架构。“水平”一词于本文中使用时，是定义为与半导体衬底的习知平面平行的平面，与其实际三维空间方位无关。“垂直”与“
正交”等词是指垂直于水平的方向，如刚才的定义。“侧向”一词是指水平平面内的方向。诸如“上面”及“下面”等词是用于指出元件或结构彼此的相对位置，与相对高度截然不同。
[0042] 一特征可连至或与另一元件进行“连接”或“耦合”，其可直接连接或耦合至其它元件，或取而代之，可存在一或多个中介元件。如无中介元件，一特征可“直接连接”或“直接耦合”至另一元件。如有至少一个中介元件，一特征可“间接连接”或“间接耦合”至另一元件。
[0043] 本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对于本领域技术人员将会显而易知，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良，或让本领域其他技术人员能够理解本文中所揭示的具体实施例而选择。
