【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ処理により３次元のポリゴン情報からピクセルに画像データを展開して表示する３次元グラフィックス描画装置に関し、
特に、テクスチャマッピングによる質感を表現する３次元グラフィックス描画装置に関する。

【０００２】

【従来の技術】従来、３次元コンピュータグラフィックスの質感表現の代表的手法としてテクスチャマッピングがある。 テクスチャマッピングは、３次元形状の表面に別途定義された木目模様や大理石模様などのテクスチャパターンを貼り付けた画像とすることで、物体の材質感を出すことができる。

【０００３】ここでテクスチャパターンを貼り付けた３
次元物体の表面形状を投影したの２次元座標をＵＶ表面形状座標と定義する。 またテクスチャパターンを記憶したメモリの２次元座標をＳＴテクスチャ座標と定義する。 更にテクスチャパターンをマッピングした表面形状を描画するフレームメモリの２次元座標をＸＹ表示座標と定義する。 また各座標値は、（ｕ，ｖ）、（ｓ，
ｔ）、（ｘ，ｙ）と小文字で表す。

【０００４】テクスチャマッピングは、ディスプレイ用フレームメモリのＸＹ表示座標と、テクスチャパターンメモリのＳＴテクスチャ座標との対応をいかに与えるかが問題である。 テクスチャパターンを貼付ける３次元物体の表面形状が、幾何学的にそれほど複雑でない場合は、微小三角形あるいは微小四角形でなるポリゴンの各頂点に適当なテクスチャパターンの座標値（ｓ，ｔ）を与え、ポリゴン内部を埋める画素の座標値は線形補完で求める。

【０００５】実際のテクスチャパターンを格納したメモリからフレームメモリへのマッピングは、フレームメモリの画素位置に書込む画素データ（色値）として、テクスチャパターンメモリから読出したテクスチャ画素データを書込むことにより実現している。 このとき、テクスチャパターンメモリからのテクスチャ画素データの読出しは、３次元物体のＵＶ表面形状座標の座標値（ｕ，
ｖ）に対応するＳＴテクスチャ座標の座標値（ｓ，ｔ）
を線形補完により求めて行う。 テスクチャパターンメモリから読出したテクスチャ画素データのフレームメモリへの描画は、ＵＶ表面形状座標の座標値（ｕ，ｖ）に対応するＸＹ表示座標の座標値（ｘ，ｙ）でアドレスを指定して書込む。 この場合、単純な面塗りに比べて、１画素ごとにテクスチャ画素データをテクスチャパターンメモリから読出してフレームメモリに書込むため、描画速度が格段に遅くなる問題が起こる。

【０００６】高速にテクスチャパターンを描画するために、一度に複数の画素を読出し、描画する並列処理とする必要がある。 テクスチャパターンメモリが１つでは複数画素を読み出すのに時間がかかるため、複数のテクスチャパターンメモリに同じパターンを格納しておき、メモリごとに設けたプロセッサで複数画素を同時に読み出して描画することで、高速化できる。

【０００７】図４２は、従来のテクスチャマッピング機構の概略を示したもので、描画演算機構１８に設けた描画処理ユニット３２−１，３２−２に対し個別にテクスチャパターンメモリ６４−１，６４−２を設け、同一のテクスチャパターンを格納する。 描画処理ユニット３２
−１，３２−２は座標変換により求めたＳＴテクスチャ座標（ｓ ₁ ，ｔ ₁ ）、（ｓ ₂ ，ｔ ₂ ）を使用してテクスチャパターンメモリ６４−１，６４−２から２個のテクスチャ画素データ（色値）を並列的に読出してレジスタ６８−１，６８−２にセットし、ＸＹ表示座標値（ｘ，
ｙ）によるアドレス指定でフレームメモリ３４に２個同時に書込む。 フレームメモリ３４に描画したテクスチャパターンのマッピングデータは、ＸＹ表示座標値（ｘ，
ｙ）によるアドレス指定で読出され、カラーディスプレイ２８に表示される。

【０００８】テクスチャパターンメモリのテクスチャ座標値（ｓ，ｔ）は、テクスチャパターンの貼り付け方によってアドレスが不連続で生成されるために、１回のアクセスで１画素分しか読み出せない。 しかし、フレームメモリは、描画アドレス（ｘ，ｙ）が連続しているため、１回に複数画素を描画することができる。 尚、図４
２の例では、２組のテクスチャパターンメモリを設けて、１回に２画素ずつ並列処理しているが、実際には、
８個〜６４個程度を並列化した処理を行っている。

【０００９】

【発明が解決しようとする課題】ところで、このような従来のテクスチャマッピング機構にあっては、並列化した分だけメモリ容量が多くなり、このため限られたメモリ容量では、パターンの格納量が限定される。 そこで、
テクスチャパターンの種類が多くなると、テクスチャパターンを入替えながら処理していく必要がある。

【００１０】しかし、テクスチャパターンは外部の磁気ディスク装置などに格納されている場合が多く、描画処理と比較してパターンの入替えに膨大な時間が必要になる。 このため、いったん入替えが必要なテクスチャパターンの量になると、とたんに描画速度が格段に遅くなるという問題があった。 一方、このような従来のテスクチャマッピング機構では、テクスチャパターンメモリから読出したテクスチャ画素データを使用してフレームメモリのＸＹ表示座標に１対１程度のサイズでマッピングしているぶんには問題ない。 しかし、フレームメモリに図形を拡大して描画する場合、テクスチャパターンがブロック状に描画されて不自然にみえる問題があった。

【００１１】具体的に図４３〜図４５を用いて説明する。 まずテクスチャパターンは図４３に示すように、例えば８×８画素を１単位とし、各座標位置に格納した画素データ、即ち色値を「◎×△■」で便宜上、表現している。 図４４は１対１の比率で描画した場合であり、また図４５は１対４の比率で拡大描画した場合である。 図４４の１対１で描画した場合は、４種の色が混ざり合って遠目にはある色で塗りつぶされて見える。 実際のディスプレイ上の画素は極小な点であり、図示のマッピングしたテスクチャパターンは実際には５ｍｍ四方程度に見える。 しかし、図４５のように１対４ぐらいの比率に拡大して描画した場合には、１つのテクスチャ画素が４×
４＝１６画素に拡大されるため、遠目に見てもブロック状の荒い模様に見えてしまう。

【００１２】この問題を解決するため従来は、極端に拡大する場合には、予め拡大したテクスチャパターンを別に用意して使用することでブロック状にならないようにしている。 また、拡大前の隣接するテクスチャ画像データ（色値）の直線補間により、拡大時に並べる画素のテクスチャ画素データを求め、拡大のために並べた画素の色をなめらかに変化させてブロック形状を見えないようにしている。

【００１３】しかし、拡大したテクスチャパターンを用意するには、大容量のテクスチャパターンメモリが必要になる。 また拡大時に倍率に応じた数の画素データの色情報を補完するには計算時間がかかり、描画速度が格段に遅くなるという問題があった。 本発明は、このような従来のに問題点に鑑みてなされたもので、高速な描画が必要な場合には並列度を高くし、多くのテクスチャパターンを扱いたい場合には並列度を下げることにより、テクスチャパターンメモリを効率よく利用できるようにした３次元グラフィックス描画装置を提供することを目的とする。

【００１４】また本発明は、テクスチャパターンを拡大描画しても簡単な処理でブロックノイズを目立たないようにできる３次元グラフィックス描画装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１、図２は本発明の原理説明図である。 まず本発明の３次元グラフィック描画装置で用いるテクスチャマッピング機構は、図１に示すように、２次元のＳＴテクスチャ座標の座標値（ｓ，
ｔ）で指定されるアドレスにテクスチャ画素データの集合でなるテクスチャパターンを格納したテクスチャパターン記憶手段（テクスチャパターンメモリ）６４と、表示画面に対応した２次元のＸＹ表示座標を有しテクスチャ画素データで描画した３次元物体の表面形状の２次元画像を格納する表示用記憶手段（フレームメモリ）３４
とを備える。

【００１６】またポリゴンの集合で定義された３次元物体にテクスチャパターンを貼付けた際の表面形状を投影した２次元のＵＶ表面形状座標の座標値（ｕ，ｖ）を生成し、ＵＶ表面形状座標の座標値（ｕ，ｖ）をテクスチャパターン記憶手段６４のＳＴテクスチャ座標の座標値（ｓ，ｔ）に変換して対応するテクスチャ画素データを読出し、ＵＶ表面形状座標の座標値（ｕ，ｖ）に対応する表示用２次元座標（ｘ，ｙ）を指定して表示用記憶手段３４に書込む描画演算手段３２を備える。

【００１７】このようなテクスチャマッピング機構につき本発明にあっては、テクスチャパターン記憶手段６４
と描画演算手段３２との組を複数設ける。 並列処理手段は、複数のテクスチャパターン記憶手段６４に同じテクスチャパターンを格納した際に、各組の複数のマッピング手段３２による１回のアクセスで異なる座標位置のテクスチャ画素データを自己のテクスチャパターン記憶手段６４から読出して表示記憶手段３４に同時に書込ませる高速並列マッピングを行う。

【００１８】一方、時分割処理手段は、複数設けたテクスチャパターン記憶手段６４に異なる種類のテクスチャパターンを格納した際に、複数のテクスチャパターン記憶手段６４内のいずれか１つを選択して各組の描画演算手段３２によりテクスチャ画素データを順次読出して表示記憶手段３４に書込ませる時分割マッピングを行う。

【００１９】この時分割処理モードでは、テクスチャパターンの変更を指示された場合には、既に格納されている他のテクスチャパターン記憶手段を選択するだけでよい。 このため外部のハードディスクなどからのテクスチャパターンの入れ替えは不要であり、テクチャパターンを途中で切替えても、描画速度はそれほど低下しない。

【００２０】また本発明のテクスチャマッピング機構は、図２に示すように、ポリゴンの集合体で定義された３次元物体に２次元のテクスチャパターンを貼付けた際の表面形状を構成するポリゴンの頂点座標値（ｕ，ｖ）
と、これに対応するＳＴテクスチャ座標の頂点座標値（ｓ，ｔ）から、ＵＶ表面形状座標からＳＴテクスチャ座標への座標変換に用いる初期値（ｓ ₀ ，ｔ ₀ ）および増分値（Ｋ ₁ ，Ｋ ₂ ）を変換係数生成手段７２で生成して次の演算機構に投入することで、テクスチャアクセス用のアドレス座標に変換する。

【００２１】まずテクスチャＳ座標の計算部として、Ｓ
Ｔテクスチャ座標のＳ座標初期値（ｓ ₀ ）を保持するＳ
座標レジスタ８０と、ＳＴテクスチャ座標のＳ座標増分値（Ｋ ₁ ）を保持するＳ座標増分レジスタ８２と、ポリゴン頂点間のＵＶ表面形状座標値（ｕ）を入力するごとに、Ｓ座標初期値（ｓ ₀ ）とＳ座標増分値（Ｋ ₁ ）を加算して新たなＳ座標値としてＳ座標レジスタ８０に保持させるＳ座標加算器８４を備える。

【００２２】またテクスチャＴ座標の計算部として、Ｓ
Ｔテクスチャ座標のＴ座標初期値（ｔ ₀ ）を保持するＴ
座標レジスタ９０と、ＳＴテクスチャ座標のＴ座標増分値（Ｋ ₂ ）を保持するＴ座標増分レジスタ９２と、ポリゴン頂点間のＵＶ表面形状座標値（ｖ）を入力するごとに、Ｔ座標初期値（ｔ ₀ ）とＴ座標増分値（Ｋ ₂ ）を加算して新たなＴ座標値としてＴ座標レジス９０に保持させるＴ座標加算器９４を備える。

【００２３】このような計算機構につき、拡大描画時のテクスチャマッピングのため、Ｓ座標計算部については、更に、拡大モード設定時にＵＶ表面形状座標の座標値（ｕ，ｖ）に対応するＸＹ表示座標の座標値（ｘ，
ｙ）によって指定されるばらつき値（Δｓ）を出力するＳ座標ばらつき選択回路１０４と、Ｓ座標ばらつき選択回路１０４のばらつき値（Δｓ）をＳ座標レジスタ８０
からの座標値（ｓ）に加算してテクスチャパターン記憶手段６４に供給するＳ座標ばらつき加算回路１０６を設ける。

【００２４】同様にＴ座標計算部については、拡大モード設定時にＵＶ表面形状座標の座標値（ｕ，ｖ）に対応するＸＹ表示座標の座標値（ｘ，ｙ）によって指定されるばらつき値（Δｔ）を出力するＴ座標ばらつき選択回路１１０と、Ｔ座標ばらつき選択回路１１２のばらつき値（Δｔ）をＴ座標レジスタ９０からの座標値Ｔに加算してテクスチャパターン記憶手段６４に供給するＴ座標ばらつき加算回路１１２とを設ける。

【００２５】このようなばらつき値Δｓ，Δｔのランダムな加算により、１画素の拡大描画に使用する宇久数のテクスチャ画素データ（色値）は、拡大した矩形の領域を越えて分散した位置からのリードされ、ブロック状の境界が目立たなくなる。 ここで、変換係数生成手段７２
は、ＵＶ表面形状座標の座標値（ｕ，ｖ）を１対Ｎの比率でＸＹ表示座標に拡大描画する拡大モードの設定時に、増分値（Ｋ ₁ ，Ｋ ₂ ）をＮ分の１に設定し、Ｎ個の連続するＵＶ表面形状座標の座標値（ｕ，ｖ）の入力につき同じＳＴテクスチャ座標の座標値の座標値（ｓ，
ｔ）を連続生成させる。

【００２６】例えば、ＳＴテクスチャ座標の座標値（ｓ，ｔ）に１対１に対応したＵＶ表面形状座標の座標値（ｕ，ｖ）を４倍に拡大してＸＹ表示座標に展開する拡大モードの設定時には、増分値（Ｋ ₁ ，Ｋ ₂ ）を４分の１の０．２５に設定し、 ０．００→０，２５→０．５０→０．７５→１．００・
・・ と増加させる。 ここで描画は画素単位に行うことから、
ＳＴテクスチャ座標の座標値は整数しか存在しない。 このため座標値０．００〜０．７５は整数化により全て０
となる。 従って、４画素には同じＳＴテクスチャ座標の位置から読出したテクスチャ画素データがマッピングされ、４倍に拡大描画できる。

【００２７】Ｓ座標ばらつき選択回路１０４およびＴ座標ばらつき選択回路１１０は、ＵＶ表面形状座標の座標値（ｕ，ｖ）をＮ倍に拡大してＸＹ表示座標に展開する拡大モードの設定時に、増分値（Ｋ ₁ ，Ｋ ₂ ）をＮ分の１した増分値を１単位として増加する０からＫ ₁ ，Ｋ ₂
までのＮ種類のばらつき値を、ＸＹ表示座標の座標値（ｘ，ｙ）によって指定される位置にランダムに格納したテーブルを準備し、マッピング時にはＸＹ表示座標の座標値（ｘ，ｙ）でテーブルを検索して対応するばらつき値（Δｓ，Δｔ）を選択する。

【００２８】例えば４倍の拡大モードの設定時には、増分値０．２５を１単位として増加する４種類のばらつき値、０．００、０，２５、０．５０および０．７５を求めてＸＹ表示座標の座標値（ｘ，ｙ）の下位２ビットで指定される位置にランダムに格納したテーブルを準備する。 マッピング時には、ＸＹ表示座標の座標値（ｘ，
ｙ）の下位２ビットでテーブルを検索して対応するばらつき値を選択する。

【００２９】

【作用】このような構成を備えた本発明の３次元グラフィック描画装置によれば、次の作用が得られる。 まず、
図１に示すように、複数のテクスチャパターン記憶手段６４に同一パターンを格納し、複数の描画演算手段３２
で同時にマッピングする実線の矢印で示す並列処理により、高速に描画ができる。 これに対し複数のテクスチャパターンメモリに異なるパターンを格納し、そのうちの１つを選択し、複数のマッピング手段により時分割で同じメモリを順次アクセスして描画する破線の矢印で示す時分割処理では、描画速度は遅くなるが、外部からのテクスチャパターンの入替えが不要となり、パターンの入替えが発生する場合よりは格段に速く描画できる。

【００３０】また図２のように、テクスチャパターンを拡大描画する際に、フレームメモリの書込みに使用するＸＹ表示座標によって選択したばらつき値を加算してリードするＳＴテクスチャ座標を分散させることで、拡大描画したときのブロック状の境界を目立たなくできる。

【００３１】

【実施例】

＜目次＞ １． ハードウェア構成 ２． テクスチャマッピングの並列処理と時分割処理 ３． テクスチャマッピング機構の原理と構成 ４． テクスチャパターンの拡大描画 １． ハードウェア構成 図３は本発明の３次元グラフィックス描画装置の１ユニットの全体構成を示したブロック図であり、このユニットが必要に応じて複数設けられる。 図３において、全体制御部１０にはＣＰＵ１１と主記憶装置（ＭＳＵ）１２
が設けられる。 全体制御部１０はホストアダプタ１４を介してホストコンピュータと結合される。 ホストコンピュータからはホストアダプタ１４を介して全体制御部１
０に対し描画コマンドと３次元物体を表わす図形データが提供される。 全体制御部１０のＣＰＵ１１はホストコマンドに基づく描画データの管理とウィンド制御を行う。 この描画管理とウィンド制御を並列処理で実現するためには２台のＣＰＵ１１を設けることが望ましい。

【００３２】全体制御部１０に続いてはデータ入力部１
３を介して描画演算機構１８が設けられる。 描画演算機構１８は、この実施例にあっては３２個のＤＳＰを内蔵し、ＦＩＦＯ（First in first out) 結合を用いたデータ入力部により８並列のパイプラインと、ＤＳＰのもつ相互間の通信機能により５次元ハイパーキューブを構成して、演算処理を並列的に実行する。 描画演算機構１８
の描画演算は、３次元データとして与えられたポリゴンの頂点座標の座標変換の計算、および頂点画素の色値を決める計算を行う。

【００３３】描画演算機構１８の演算結果は並列データ分配機構２０を介して３次元描画機構２２−１，２２−
２に送られる。 並列データ分配機構２０は描画演算機構１８の８並列パイプラインで生成される非同期データを次段の３次元描画機構２２−１，２２−２に効率良く分配し、具体的にはＦＩＦＯ結合を用いる。 ３次元描画機構２２は描画演算機構１８からポリゴンの頂点画素に展開した３次元画像データを受け、ポリゴン頂点間を埋める画素を補間計算で求め、更に、各画素のブレンディング，マッピング，隠面消去等をファームウェアで行って３次元フレームメモリに描画する。 ３次元描画機構２２
の３次元フレームメモリに描画されたデータは、奥行データ制御機構（マージ機構）２４を介して２次元描画機構２６に自動転送され、２次元画像データとしてカラーディスプレイ２８に表示される。

【００３４】更に描画演算機構１８、３次元描画機構２
２−１，２２−２、２次元描画機構２６はシステムバス１６を介して接続され、全体制御部１０による描画データの管理を受ける。 また２次元画像機構２６は、全体制御部１０より直接ウィンド制御を受ける。 システムバス１６にはハードディスク３０が接続されており、例えばハードディスク３０には描画演算機構１８のテクスチャマッピングに使用する複数種類のテクスチャパターンが予め格納されており、全体制御部１０による制御のもとに必要なテクスチャパターンをハードディスク３０から読み出して３次元描画機構２２のフレームメモリの一部を利用したテクスチャパターンメモリに格納できるようにしている。 勿論、テクスチャマッピング以外のマッピングデータについても同様に、ハードディスク３０から３次元描画機構２２のフレームメモリに転送して描画演算に利用できる。

【００３５】図４は図３の描画演算機構１８の実施例ブロック図である。 図４において、描画演算機構は３２個のＤＳＰ６０−１〜６０−３２を使用して、図示のように４段構成のパイプライン４２−１〜４２−８の８本を構成し、高速描画演算を実行する。 パイプライン構造はパイプライン４２−１に代表して示すように、４台のＤ
ＳＰ６０−１，６０−９，６０−１７，６０−２５を設けている。

【００３６】先頭のＤＳＰ６０−１はポリゴンの集合で表現された３次元図形データを対象に、ポリゴン頂点の座標変換と、ポリゴン頂点画素の色値を求める画素データへの変換を行う、このポリゴン頂点の座標変換には、
テクスチャマッピングのためのテクスチャ座標への座標変換計算が含まれる。 ２段目のＤＳＰ６０−９は予め視点を光源に置いて作成されたシャドウマップを用いたシヤドウマッピングを行う。 ３段目のＤＳＰ６０−１７は１画素当たり８ビット又は２４ビットのバンプマップを用いたバンプマッピングを行う。 更に４段目のＤＳＰ６
０−２５は半球型，全球型及び立方体型の３種類のリフレクションマップを用いたリフレクションマッピングを行う。

【００３７】パイプライン４２−１〜４２−８に使用するＤＳＰとしては、例えばＴＩ社のＴＭ３２０Ｃ４０を用いる。 このＤＳＰは図５に示すように、ＣＰＵ２０
０、ＳＲＡＭを用いたプログラムメモリ２０２、４ＭＢ
のＤＲＡＭを用いたデータメモリ２０４、更にダイレクトメモリアクセス（ＤＭＡ）付きの通信機能を備えた６
チャネルの通信チャネル２０６を有する。

【００３８】更に、独立してアクセスできるローカルバス４４とグローバルバス４５を備える。 ローカルバス４
４は図４のパイプライン４２−１に示すように、全体制御部１０からの各段のＤＳＰに対する３次元図形データの分配転送に使用する。 一方、グローバルバス４５は各段のＤＳＰの演算結果の転送に使用する。 更に図５に示した通信チャネル２０６の内の５本のチャネルを用いて３２個のＤＳＰを５次元ハイパーキューブで結合することができる。

【００３９】図６は図４の描画演算機構で実現される８
並列パイプライン４２−１〜４２−８を模式的に示したもので、黒丸が３２個のＤＳＰを示している。 また図７
はＤＳＰの通信チャネルを使用して全ＤＳＰ間での全点通信に用いられる５次元ハイハーキューブを模式的に示している。 図８は図４の描画演算機構における並列演算機能を示した説明図であり、３２個のＤＳＰをプロセッサカーネルＰとして示し、このプロセッサカーネルを図６の並列パイプラインと図７の５次元ハイパーキューブネットワークで同時に結合した状態で示している。

【００４０】図８の描画演算にあっては、ホストコンピュータから提供された描画対象となる３次元モデルは全体制御部１０で実行されるトラバーサによって解釈され、パイプラインを指定して並列演算機構１８に送られる。 データ入力部１１はパイプラインの指定に応じて選択的にデータを入力し、描画演算機構１８の各パイプラインへ出力する。

【００４１】各パイプラインでは、ポリゴン頂点座標の座標変換，クリッピング，ライティング等の幾何学的な座標変換と、頂点画素の色値を決めるスパンパラメータの計算までの処理を行い、結果をデータ分配機構２０に出力する。 データ分配機構２０では演算結果のＹ座標値に応じてスパンに対応して構成される３次元描画機構への分配処理を行う。

【００４２】図９は図３の３次元描画機構２２を示し、
描画処理ユニット３２−１〜３２−８とフレームメモリ３４から構成されている。 描画処理ユニット３２−１〜
３２−８は、データ分配機構２０から送られてくるポリゴンの頂点画素データに基づき、頂点間を埋める画素の補間計算を並列的に行う。 フレームメモリ３４は複数画面分のメモリ領域を用意している。 例えばＲＧＢ画素データ用に２面、Ｚバッファ用に２面、テクスチャバターン記憶用に８面用意している。

【００４３】描画処理ユニット３２−１〜３２−８で補間計算された画素データは、表示座標値（ｘ，ｙ）のアドレス指定でフレームメモリ３４に描画され、同時に各画素の奥行き座標値ｚがフレームメモリ３４のＺバッファ領域に格納される。 描画処理ユニット３２−１〜３２
−８は、図１０に示すように、フレームメモリ３４中の１６×８の矩形領域４８−１〜４８−ｎの任意の位置を同時アクセスすることにより１２８画素データの同時描画を実行する。 更に、ブレンディング，テクスチャマッピング等の各種のマッピング、更には隠面消去等が含まれ、これらの処理を並列処理により高速で実行する。

【００４４】図１１は図１０のフレームメモリ３４に描画される画素データ５０のデータ構造を示したもので、
例えばＲＧＢ成分を各４ビットで表わしてＲＧＢ空間の４０９６色を表現可能とし、さらに付加情報として例えば透明度αを設けている。 尚、奥行座標値ｚは、別に設けたＺバッファに格納している。 再び図９を参照するに、３次元描画機構２２の３次元フレームメモリ３４に描画された３次元画像データは、カラーディスプレイ２
８の表示フレームレートで２次元描画機構２６に転送される。 ２次元描画機構２６は３次元描画機構２２から転送された画像データを格納する転送バッファ３６と、フレーム内容を表示制御部４０を介してカラーディスプレイ２８に表示させるための表示用フレームメモリ３８を備えている。 更に、ウィンド制御については、並列演算機構を経由せず、システムバス１６経由で直接、表示フレームメモリ３８への描画を行う。

【００４５】このような構成により、３次元描画機構２
２は並列演算機構１８と共に３次元描画の高速化機構として機能することになり、２次元描画機構２６との競合を最低限に抑えることができる。 奥行データ制御機構２
４は図３に示した３次元描画機構２２で生成された画像データを、他のユニットからの画像データと合成して２
次元描画機構２６に転送する際に、奥行座標値（ｚ）に基づいたマージ処理を行う。 ２． テクスチャマッピングの並列処理と時分割処理 図１２は図９の３次元描画機構２２で実行されるテクスチャパターンのマッピングに用いる並列処理を示す。 ３
次元描画機構２２において、描画処理ユニット３２−１
〜３２−８は切替回路６２を介して自己のテクスチャパターンメモリ６４−１〜６４−８を有する。 テクスチャパターンメモリ６４−１〜６４−８には、フレームメモリ３４を使用し、例えばテクスチャパターン記憶用に確保された８面分の領域を使用する。 テクスチャパターンメモリ６４−１〜６４−８から読み出されたテクスチャ画素データは切替回路６６を介してレジスタ６８−１〜
６８−８のそれぞれに転送される。 更にレジスタ６８−
１〜６８−８は図９に示したフレームメモリ３４中のＲ
ＧＢ用フレームメモリに対する出力レジスタとなり、レジスタ６８−１に格納したテクスチャ画像データをフレームメモリ３４に並列的に描画する。

【００４６】ここで図１２はテクスチャパターンメモリ６４−１〜６４−８の全てに同じテクスチャパターンを格納して並列的にテクスチャマッピング処理を実行する際の切替回路６２，６６のパスを破線で示している。 即ち、描画処理ユニット３２−１〜３２−８は、描画演算機構１８で８パイプラインに分けてテクスチャ座標に変換されたポリゴン頂点のテクスチャ座標データ（ｓ，
ｔ）に基づき、テクスチャパターンメモリ６４−１〜６
４−８から頂点のテクスチャ画素データを読出し、続いて補間計算によりポリゴン内部を埋めるテクスチャ画素データを求める。

【００４７】ここで、８つの描画処理ユニット３２−１
〜３２−８は図１０に示したフレームメモリ３４の例えば一括描画領域４８−１におけるＸ軸方向の８ラインに対応している。 従って、描画処理ユニット３２−１〜３
２−８はＸ軸方向の８ラインを示すＹ座標値に書き込むテクスチャ画素データをテクスチャパターンメモリ６４
−１〜６４−８から一斉に読み出し、それぞれレジスタ６８−１〜６８−８に転送した後、フレームメモリ３４
中のＲＧＢフレームメモリに送り、８×１６画素のテクスチャ画像データが得られた段階で一斉に書き込む。 この図１２に示す並列処理にあっては、８ライン同時にテクスチャマッピングにより描画することから高速のテクスチャマッピングが実現できる。

【００４８】図１３は時分割処理によるテクスチャマッピングを示す。 まず時分割処理にあっては、１つのフレームメモリ３４に対しテクスチャパターンを切り替えながら描画する場合に使用される。 このため、テクスチャパターンメモリ６４−１〜６４−８には必要な種類の異なるテクスチャパターンが予め格納される。 図１３の切替回路６２，６６はテクスチャパターンメモリ６４−１
のテクスチャパターンを選択して描画する場合を破線で示している。 即ち、描画処理ユニット３２−１〜３２−
８は、上位から供給されたポリゴン頂点を示すテクスチャ座標データデータ（ｓ，ｔ）を入力し、頂点間を埋めるテクスチャ座標データを補間計算する。 切替回路６２
はまず画像処理ユニット３２−１からのリードアクセスをテクスチャパターンメモリ６４−１に結合し、読み出したテクスチャ画素データを切替回路６６でレジスタ６
８−１に転送する。 続いて切替回路６２は描画処理ユニット３２−２のリードアクセスを同じテクスチャパターンメモリ６４−１に結合し、読み出したテクスチャ画素データを切替回路６６でレジスタ６８−２に転送する。
以下同様に、描画処理ユニット３２−３〜３２−８の順番にテクスチャパターンメモリ６４−１に対するリードアクセスを行って、レジスタ６８−３〜６８−８へのテクスチャ画素データの転送を行い、これを繰り返す。 一方、全体制御部１０よりテクスチャパターンの切替命令を受けると、命令された他のテクスチャパターンメモリに対する時分割処理に切り替わる。 このようなテクスチャマッピングの時分割処理にあっては、パターン切替時に外部のハードディスクからテクスチャパターンを読み出して入れ替える場合の極端な描画速度の低下をなくし、ある程度の処理速度でテクスチャパターンを切り替えながら描画することができる。

【００４９】図１４は図１２に示した並列処理と図１３
に示した時分割処理の処理動作を示したフローチャートである。 図１４において、全体制御部よりステップＳ１
でテクスチャマッピングのコマンドを受領すると、ステップＳ１で並列モードか否かチェックする。 並列モードであれば、図１２に示したように切替回路６２，６６について並列モードの切替制御を行い、ステップＳ４で並列マッピング処理をステップＳ５で全領域の描画が済むまで繰り返す。

【００５０】一方、時分割モードであった場合にはステップＳ６に進み、複数のテクスチャパターンメモリのいずれか１つを選択し、ステップＳ７で、図１３に示すように選択したテクスチャパターンメモリを描画処理ユニットで順次リードアクセスして描画するマッピング処理を実行する。 このマッピング処理を行いながら、ステップＳ８でテクスチャパターンの変更の有無をチェックしている。 テクスチャパターンの変更コマンドを受けると、ステップＳ６に戻って新たなテクスチャパターンメモリの選択を行う。 以上の処理をステップＳ９で全領域のマッピングが済むまで繰り返す。

【００５１】図１５は図１２の並列処理モードでマッピングしたテクスチャパターンの説明図である。 即ち、テクスチャパターンメモリ６４−１〜６４−８には全て同じテクスチャ画素データの集合でなるテクスチャパターンが格納されており、フレームメモリ３４の８ラインのＹ座標値に対応した位置のテクスチャ画素データを読み出して描画している。

【００５２】図１６は図１３の時分割処理モードでマッピングしたテクスチャパターンの説明図であり、テクスチャパターンメモリ６４−１〜６４−８には異なったテクスチャパターンが格納されている。 フレームメモリ３
４には最初、テクスチャパターンメモリ６４−１の選択によるテクスチャパターンの描画が行われており、途中で次のテクスチャパターンメモリ６４−２のパターンに切り替えて描画している。 ３． テクスチャマッピング機構の原理と構成 図１７は図９の３次元描画機構２２の描画処理ユニット３２−１〜３２−８にハードウェアとして設けたテクスチャマッピング機構の実施例構成図である。 図１７において、描画処理ユニット３２のテクスチャマッピング機構は変換係数生成部７２，制御部７５，Ｓ座標計算部７
４，Ｔ座標計算部７６で構成される。 Ｓ座標計算部７４
にはセレクタ７８，Ｓ座標レジスタ８０，増分レジスタ８２及び加算器８４が設けられる。

【００５３】加算器８６の出力はセレクタ７８の他方に入力され、これがループ回路８６を構成する。 また、Ｔ
座標計算部７６はセレクタ８８，Ｔ座標レジスタ９０，
増分レジスタ９２，加算器９４、更にループ回路９６で構成される。 ここで、図１８を用いてテクスチャマッピングの原理を説明する。 図１８において、図形データとして与えられる３次元物体９８は円筒体であり、円筒面をテクスチャパターンで表現するものとする。 このため、テクスチャパターンメモリ６４には所定のテクスチャパターンがテクスチャ画素データの集合として予め格納されている。

【００５４】まず、３次元物体９８にテクスチャパターンメモリ６４に格納しているテクスチャパターン１００
を貼り付ける。 次にテクスチャパターン１００を貼り付けた３次元物体９８について、所定方向からの投影画像として見た２次元表面形状１０２を得る。 この２次元表面形状１０２をＵＶ表面形状座標の座標値（ｕ，ｖ）で表わす。

【００５５】３次元物体９８に貼り付けたテクスチャパターン１００は三角形や四辺形のポリゴンの集合に１対１に対応させる。 ここで３次元物体９８に張り付けたテクスチャパターン１００の左上隅の斜線部のポリゴンの処理を例にとると、ポリゴンは４つの頂点座標の集合で表現される。 このため、２次元表面形状１０２における斜線部のポリゴンの頂点ＯＰＱＲの各座標値（ｕ，ｖ）
を特定することができる。 このＵＶ表面形状座標におけるポリゴンの頂点ＯＰＱＲは、テクスチャパターンメモリ６４のＳＴテクスチャ座標における頂点ＯＰＱＲに１
対１に対応している。

【００５６】そこで、２次元表面形状１０２のポリゴン頂点ＯＰＱＲの座標値（ｕ，ｖ）をテクスチャパターン６４の対応する頂点ＯＰＱＲの座標値（ｓ，ｔ）に座標変換し、更に頂点ＯＰＱＲ以外の部分につついては直線補間により座標値（ｓ，ｔ）を求める。 このようなＵＶ
表面形状座標値（ｕ，ｖ）からテクスチャパターンメモリ６０のＳＴテクスチャ座標値（ｓ，ｔ）への変換により、対応するテクスチャ画像データを読み出し、これをフレームメモリ３４のＸＹ表示座標の対応する画素位置に書き込むことでテクスチャマッピングができる。 このポリゴン頂点のテクスチャ座標への変換計算は、図３のユニットでは描画演算機構１８で行われる。

【００５７】図１９は図１８の四辺形ポリゴンのテクスチャマッピングを具体的に示している。 図１９において、ＳＴテクスチャ座標の座標値（ｓ，ｔ）の８×８画素でなるテクスチャパターンを３次元物体の表面に貼り付けたときの２次元表面形状を表わすＵＶ表面形状座標の座標値（ｕ，ｖ）では、８×５の画素集合に変化している。 ここで、ＵＶ表面形状座標の座標値（ｕ，ｖ）、
及びＳＴテクスチャ座標の座標値（ｓ，ｔ）における各頂点Ｏ，Ｐ，Ｑ，Ｒの座標値を図示のように定義する。

【００５８】いまＵＶ表面形状座標のＵ軸方向の第１行目は５画素であるのに対し、ＳＴテクスチャ座標の座標値（ｓ，ｔ）の第１行目は８画素となっている。 このとき両端の頂点Ｏ，Ｐは１対１に対応していることから、
ＵＶ表面形状座標の座標値（ｕ，ｖ）におけるｕ＝１，
２，３の３つの画素に対応するＳ座標値を直線補間で求める。

【００５９】同様に、Ｖ軸方向及びＴ軸方向となる第１
列目の頂点Ｏ，Ｒの対応関係を見ると、この場合には１
対１に対応している。 まず、Ｓ軸方向の増分値Ｋ ₁及びＴ軸方向の増分値Ｋ ₂を次式で求める。 Ｋ ₁ ＝（ｓ _e −ｓ ₀ ）／（ｕ _e −ｕ ₀ ） ・・・（１） Ｋ ₂ ＝（ｔ _e −ｔ ₀ ）／（ｖ _e −ｖ ₀ ） ・・・（２） このように、Ｓ軸方向の増分値Ｋ ₁及びＴ軸方向の増分値Ｋ ₂が求められたならば、座標値ｕ及び座標値ｖの変化に対する座標値ｓ及び座標値ｔは次式で求めることができる。 ｓ＝ｓ ₀ ＋（ｕ−ｕ ₀ ）・Ｋ ₁・・・（３） ｔ＝ｔ ₀ ＋（ｖ−ｖ ₀ ）・Ｋ ₂・・・（４） 図１９について、Ｓ軸方向及びＴ軸方向の増分値Ｋ ₁ ，
Ｋ ₂を具体的に求めてみると次のようになる。 Ｋ ₁ ＝（ｓ _e −ｓ ₀ ）／（ｕ _e −ｕ ₀ ） ＝（７−０）／（４−０）＝７／４＝１．７５ Ｋ ₂ ＝（ｔ _e −ｔ ₀ ）／（ｖ _e −ｖ ₀ ） ＝（７−０）／（７−０）＝７／７＝１ 次に図１９のＵＶ表面形状座標の第１行目の座標値（ｕ，ｖ）の変化に対するＳＴテクスチャ座標の座標値（ｓ，ｔ）の値を計算してみると、図２０の表に示すようになる。 図２０において、算出されたＳＴテクスチャ座標の座標値（ｓ，ｔ）の値は小数点以下の数値をもつ。 しかしながら、フレームメモリのＸＹ表示座標に画素単位に描画することから、小数点以下を切り捨てる整数化したＳＴテクスチャ座標の座標値（ｓ，ｔ）に変換する。

【００６０】ここで、座標変換により求めたＳＴテクスチャ座標の座標値（ｓ，ｔ）のテクスチャ画素データは色値としてＡ〜Ｈをもっており、結果としては、このテクスチャ色値を座標値（ｓ，ｔ）によりテクスチャパターンメモリから読み出し、図１９に示すようにＸＹ表示座標の第１行目にに示すように書き込むことでテクスチャパターンのマッピングを行う。

【００６１】尚、図１８，図１９にあっては、説明を簡単にするため四辺形のポリゴンを例にとっているが、図３に示した本発明の３次元グラフィックス描画装置にあっては、三角形のポリゴンを使用している。 図２１は図１７に示した描画処理ユニットに上位から供給されるポリゴンコマンドデータを示したもので、ポリゴン単位にＵＶ頂点座標値及びＳＴ頂点座標値、更に描画倍率Ｎを指定している。

【００６２】図２２は図１７のテクスチャマッピング機構の処理動作を示したフローチャートである。 図２２において、まずステップＳ１で図２１に示したポリゴンコマンドデータを受領し、ステップＳ２で前記（１）
（２）式よりポリゴン毎に増分値Ｋ ₁ ，Ｋ ₂を算出して保持する。 続いてステップＳ３でＵＶ表面形状座標の開始座標位置にある先頭ポリゴンの増分値Ｋ ₁ ，Ｋ ₂ 、初期値ｓ ₀ ，ｔ ₀をセットする。

【００６３】具体的には、図１７のＳ座標計算部７４の増分レジスタ８２に増分値Ｋ ₁をセットし、Ｓ座標レジスタ８０に初期値ｓ ₀をセットする。 同時にＴ座標計算部７６の増分レジスタ９２に増分値Ｋ ₂をセットし、Ｔ
座標レジスタ９０に初期値ｔ ₀をセットする。 続いてステップＳ４でそのときのＶ座標値ｖからＴ座標値ｔを算出する。

【００６４】例えば最初は、図１７においてＴ座標レジスタ９０の初期値ｔ ₀をそのまま出力する。 ２回目以降については、増分レジスタ９２のＫ ₂を加算器９４でＴ
座標レジスタ９０の初期値ｔ ₀に加えた値をループ回路９６によりＴ座標レジスタ９０にセットし、これを新たな座標値ｔとして出力する。 次にステップＳ５でそのときの座標値ｕからＳ座標値ｓを算出する。 即ち、図１７
のＳ座標計算部７４で、最初はＳ座標レジスタ８０の初期値ｓ ₀をそのまま出力し、２回目以降については加算器８４で増分レジスタ８２の増分値Ｋ ₁をＳ座標レジスタ８０の座標値に加算した値を再びＳ座標レジスタ８０
にセットし、これを新たな座標値ｓとして出力する。

【００６５】ステップＳ６では算出されたＳＴテクスチャ座標値（ｓ，ｔ）を出力し、ステップＳ７で次のポリゴンか否かチェックする。 同じポリゴンであればステップＳ８で座標値ｕを１つずつインクリメントしながら、
ステップＳ５における座標値から座標値ｓへの変換計算を繰り返す。 １つのポリゴンの処理が済んで次のポリゴンに進むと、ステップＳ９でＵ軸ラインの終了の有無をチェックし、Ｕ軸ラインが終了していなければ新たなポリゴンについてステップＳ１で増分値Ｋ ₁ ，Ｋ ₂の更新を行い、同様な処理を繰り返す。

【００６６】ステップＳ９でＵ軸ラインの処理の終了を判別するとステップＳ１１に進み、Ｖ座標値ｖを１つインクリメントし、ステップＳ１２でＶ軸ラインが終了したか否かチェックし、終了していなければステップＳ１
３で新たなＶ軸ラインにおける増分値Ｋ ₁ ，Ｋ ₂への更新を行い、再びＳ４からの処理を繰り返す。 ４． テクスチャパターンの拡大描画 図２３は拡大描画に用いる本発明のテクスチャマッピング機構の実施例構成図である。 図２３において、描画処理ユニット３２のハードウェアで実現されるテクスチャマッピング機構は基本的には図１７の実施例と同じであるが、Ｓ座標計算部７４については新たにばらつき増分選択回路１０４と加算器１０６を設けており、またＴ座標計算部７６についてはばらつき増分選択回路１１０と加算器１１２を設けている。

【００６７】更に、テクスチャマッピングにより描画するフレームメモリのＸＹ表示座標の座標値（ｘ，ｙ）
を、拡大制御部１０８を介してばらつき増分選択回路１
０４，１１０に対し、ばらつき増分の選択情報として入力している。 まず、テクスチャパターンを１対Ｎの比率で拡大描画するためには、増分レジスタ８２，９２にセットするＳ座標増分値Ｋ ₁とＴ座標増分値Ｋ ₂を１対１
の描画時に使用する値に対しＮ分の１にすればよい。

【００６８】説明を簡単にするため、ＵＶ表面形状座標の座標値（ｕ，ｖ）とテクスチャ表面形状座標の座標値（ｓ，ｔ）が１対１に対応していた場合、座標変換は不要であることから、この場合の増分値Ｋ ₁ ，Ｋ ₂は共に１となる。 このときテクスチャパターンを１対Ｎで拡大描画するためには、 Ｋ ₁ ＝Ｋ ₂ ＝１／Ｎ とすればよい。 このようなＮ分の１となる増分値Ｋ ₁ ，
Ｋ ₂の設定で例えば１対４の比率で拡大描画する場合には、Ｋ ₁ ＝Ｋ ₂ ＝０．２５となり、求めるＳＴ座標値（ｓ，ｔ）のそれぞれは０．００，０．２５，０．５
０，０．７５，１．００，１，２５，・・・と増加する。

【００６９】この内、実際のＳＴテクスチャ座標の読出しに使用できるのは整数化された座標値であることから、０．００〜０．７５の４つについては整数化によりの座標値（ｓ，ｔ）として（０，０）を指定することとなり、同じテクスチャ画素データが４つ並んでマッピングされることになる。 ばらつき増分選択回路１０４，１
１０は加算器８４，９４から出力される同じテクスチャ画素データが拡大倍率Ｎの数分だけ並んでブロック状のパターンに見えてしまうことを防止するため、加算器８
４，９４で求めた座標値を分散させるためにばらつき増分値を加算器１０６，１１２で加算する。

【００７０】ここで、テクスチャパターンを１対４の比率で拡大描画する場合を例にとると、ばらつき増分選択回路１０４，１１０はフレームメモリのＸＹ表示座標値（ｘ，ｙ）の下位２ビットによる指定で０．２５単位に変化する０．００，０．２５，０．５０及び０．７５の４種類の値を選択する。 具体的に説明すると、図２４はＸＹ表示座標値（ｘ，ｙ）の下位２ビット００〜１１の変化に対するＳ座標加算器８４より出力されるＳ座標値を示している。 この場合、Ｓ座標値は０．００〜０．７
５の値をもち、ＳＴテクスチャ座標は整数でなければならないことから、整数化により算出される座標値は全て０となって、同一のテクスチャ画素データをマッピングすることを意味する。

【００７１】図２５はＳ座標計算部７４のばらつき増分選択回路１０４に設けられたばらつき増分格納テーブルを示しており、ＸＹ表示座標値（ｕ，ｖ）の下位２ビット００〜１１によりランダムに配置された０．００〜
０．７５の４種類のばらつき増分値を格納している。 図２６は図２３の加算器１０６でばらつきが加算されたＳ
座標値をフレームＸＹ表示座標値（ｘ，ｙ）の下位２ビットの変化に対し示しており、図２４でばらつきを加算しない場合、１より小さかった座標値が、図２５のばらつき増分値の加算で図２６に示すように１以上の座標値が存在し、テクスチャ画素データのリード範囲が分散する。

【００７２】図２７はＴ座標加算部９４から出力されるＴ座標値を示し、また図２８はＴ座標計算部７６のばらつき増分選択回路１１０に格納されるばらつき増分選択テーブルを示し、更に図２９はＴ座標加算部１１２から出力されるばらつきが加算された座標値を示している。
図３０は図２５及び図２８のばらつき増分選択回路１０
４，１１０にセットするテーブルに対するばらつき値０．００〜０．７５の格納規則を示している。 図３０において、０〜３は増分値０．００〜０．７５に対応している。 例えば、Ｙ＝００となる第１行目を例にとると、
倍率Ｎ＝４であることから、１番目に０をセットし、次にＮ／２だけ、即ち４÷２＝２だけ右側に移動して１をセットする。 次に、反対の左側にＮ／４、即ち４／４＝
１個戻って２をセットする。 このような第１列の処理が済んだならば、１行目の最後の数字３に対しＹ軸方向に３，２，１，０と順番にセットする。

【００７３】２行目，３行目，４行目については、最後の２，１，０に先行する第１行目の数列を入れる。 数列は右端にくると左端にループするものとする。 例えば、
第２行目の最後の２については、第１行目から２の前には０があるから０をセットする。 ０の前については、第１行目は右端の３につながることから、３をセットする。 第１行目の３の前には１があることから、第２行目の先頭には１をセットする。 この図３０に示す規則により、図２５及び図２８のばらつき増分値のテーブルを作成することで適切な分散処理ができる。

【００７４】図３１はばらつきなしの状態での比率１対１と１対４によるピクチャーマッピングパターンを示しており、拡大描画についてはブロック状のパターンが目立つ。 図３２は比率１対１と１対４について、ばらつきありとした場合であり、４倍に拡大描画した場合には、
ばらつき増！ 値の加算によりブロックの境界が崩れて分散し、遠目で見た場合にはブロックとして目立たなくすることができる。

【００７５】図３３は拡大比率を１対８とした場合のばらつきなしのＳ座標値を示し、図３４は１対４の拡大描画に使用するＳ座標ばらつき値のテーブルを示し、更に図３５は図３３と図３４を加算したＳ座標値を示している。 更に、図３６，図３７及び図３８は１対８の拡大描画におけるばらつきなしのＴ座標値、ばらつきテーブル、更にばらつき加算を行ったＴ座標値を示している。

【００７６】図４０はばらつきなしで１対８に拡大描画したテクスチャパターンを示しており、８×８のブロック状の境界が目立つ。 図４１は１対８の拡大比率でばらつきを加えたテクスチャパターンであり、ブロックの境界はほぼ完全に崩れており、拡大描画を行ってもブロックノイズとして認識されず、滑らかなテクスチャパターンの拡大描画が実現できる。

【００７７】一方、図２３において、テクスチャパターンメモリ６４にテクスチャマッピングに使用する適宜のテクスチャパターンを書き込む際には、Ｓ座標計算部７
４の増分レジスタ８２の増分値Ｋ ₁をＫ ₁ ＝１、Ｔ座標計算部７６の増分レジスタ９２の増分値Ｋ ₂をＫ ₂ ＝０
とし、更にばらつき増分選択回路１０４，１１０のばらつき増分値を全て０としておく。 これによりテクスチャパターンメモリ６４のＳ軸方向の１ラインに外部のハードディスク等から転送されてきたテクスチャ画素データを書き込むことができる。 Ｓ軸方向の１ライン分の書込みが済んだならば、Ｔ座標レジスタ９０の値を１つインクリメントして次のＳ軸ラインに移動させると共に、Ｓ
座標レジスタ８０を初期値に戻し、次のラインの始点を設定し、同様にテクスチャ画素データをＳ軸ライン方向に書き込めばよい。

【００７８】尚、上記の実施例は１対４及び１対８の比率で拡大描画する場合を例にとっているが、拡大の比率は必要に応じて適宜に定めることができる。 また、説明を簡単にするため、ＵＶ表面形状座標の座標値（ｕ，
ｖ）とＳＴテクスチャ座標の座標値（ｓ，ｔ）が１対１
に対応した座標変換を必要としない場合を例にとっているが、増分値Ｋ ₁ ，Ｋ ₂が１以上の値をもつ座標変換を必要とする場合についても全く同様にして適用することができる。

【００７９】更に上記の実施例にあっては、テクスチャマッピング機構をＤＳＰで実現する場合を例にとっているが、専用のハードウェアで構成してもよいし、一部の処理をプログラムによるソフトウェアで実現するようにしてもよい。 更にまた、上記の実施例は描画演算機構としてパイプライン構成の並列処理を例にとっているが、
図２３に示した拡大描画の際のばらつき処理については、単一のＤＳＰやＭＰＵによるテクスチャマッピングについてもそのまま適用することができる。

【００８０】

【発明の効果】以上説明してきたように本発明によれば、複数のテクスチャパターンメモリに同一パターンを格納して複数のマッピング機構で同時に並列処理を行うことで、より高速の描画ができ、これに対し複数のテクスチャパターンメモリに異なるパターンを格納し、その内の１つを選択して複数のマッピング手段により時分割で同じメモリを順次アクセスして描画することで、描画速度は遅くなるが外部からのテクスチャパターンの入替えが不要になるため、パターン入替えが発生する場合よりは格段に速く描画できる。

【００８１】また、テクスチャパターンを１対Ｎの比率で拡大描画する際に、フレームメモリの書込表示座標によってランダムにばらつき値を選択加算することでリードするＳＴテクスチャ座標を分散させ、拡大描画した際のブロック状の境界を分散させて目立たなくでき、直線補間を必要としない簡単な拡大描画であっても適切にテクスチャパターンを拡大描画できる。

【図面の簡単な説明】

【図１】本発明による並列処理と時分割処理の原理説明図

【図２】本発明による拡大描画の原理説明図

【図３】本発明の全体構成を示した説明図

【図４】図３の描画演算機構の実施例ブロック図

【図５】図４のＤＳＰの詳細を示したブロック図

【図６】図３の描画演算機構で実現する８並列パイプラインの説明図

【図７】図３の描画演算機構で実現する５次元ハイパーキューブの説明図

【図８】図３の描画演算機構の演算機能の説明図

【図９】図３の描画機構の実施例ブロック図

【図１０】３次元描画機構のフレームメモリに対する８
×１６画素の同時描画を示した説明図

【図１１】本発明の画素データの構造説明図

【図１２】図９の３次元描画機構における並列処理モードを示した実施例ブロック図

【図１３】図９の３次元描画機構における時分割処理モードを示した実施例ブロック図

【図１４】本発明における並列処理モードと時分割処理モードによるマッピング処理を示したフローチャート

【図１５】並列処理モードによりマッピングしたテクスチャパターンの説明図

【図１６】時分割処理モードによりマッピングしたテクスチャパターンの説明図

【図１７】描画処理ユニットに設けたテクスチャマッピング機構の実施例構成図

【図１８】座標変換を伴なうテクスチャマッピングの原理を示した説明図

【図１９】四辺形のポリゴンを例にとったテクスチャマッピングの具体的な説明図

【図２０】図１９の座標変換の数値をまとめた説明図

【図２１】テクスチャマッピングに用いるポリゴンコマンドデータの説明図

【図２２】図１７のテクスチャマッピングの処理動作を示したフローチャート

【図２３】拡大描画に用いる本発明のテクスチャマッピング機構の実施例構成図

【図２４】１対４の比率で拡大描画する際にＸＹ表示座標値の下位２ビットに応じて変化するマッピングパターンのＳ座標値の説明図

【図２５】１対４の比率で拡大描画する際にＸＹ表示座標値の下位２ビットに応じて変化するＳ座標ばらつき値の説明図

【図２６】図２４のＳ座標値と図２５のＳ座標ばらつき値の加算結果を示した説明図

【図２７】１対４の比率で拡大描画する際にＸＹ表示座標値の下位２ビットに応じて変化するマッピングパターンのＴ座標値の説明図

【図２８】１対４の比率で拡大描画する際にＸＹ表示座標値の下位２ビットに応じて変化するＴ座標ばらつき値の説明図

【図２９】図２７のＴ座標値と図２８のＴ座標ばらつき値の加算結果を示した説明図

【図３０】図２５および図２８のばらつき値のテーブル配置の順番を示した説明図

【図３１】ばらつき値を加算せずに１対４の比率で描画したテクスチャパターンの説明図

【図３２】ばらつき値を加算して１対４の比率で描画したテクスチャパターンの説明図

【図３３】１対８の比率で拡大描画する際にＸＹ表示座標値の下位３ビットに応じて変化するマッピングパターンのＳ座標値の説明図

【図３４】１対８の比率で拡大描画する際にＸＹ表示座標値の下位３ビットに応じて変化するＳ座標ばらつき値の説明図

【図３５】図３３のＳ座標値と図３４のＳ座標ばらつき値の加算結果を示した説明図

【図３６】１対８の比率で拡大描画する際にＸＹ表示座標値の下位３ビットに応じて変化するマッピングパターンのＴ座標値の説明図

【図３７】１対８の比率で拡大描画する際にＸＹ表示座標値の下位３ビットに応じて変化するＴ座標ばらつき値の説明図

【図３８】図３６のＴ座標値と図３７のＴ座標ばらつき値の加算結果を示した説明図

【図３９】１対８で拡大描画する際に使用するばらつき値のテーブル配置の順番を示した説明図

【図４０】ばらつき値を加算せずに１対８の比率で描画したテクスチャパターンの説明図

【図４１】ばらつき値を加算して１対８の比率で描画したテクスチャパターンの説明図

【図４２】従来のテクスチャマッピング機構の概略説明図

【図４３】テクスチャパターンメモリの格納パターンの説明図

【図４４】１対１の比率で描画したテクスチャパターンの描画説明図

【図４５】１対４の比率で拡大描画したテクスチャパターンの説明図

【符号の説明】

１０：全体制御部 １１：ＣＰＵ １２：主記憶装置（ＭＳＵ） １３：データ入力部 １４：ホストアダプタ １６：システムバス １８：描画演算機構 ２０：並列データ分配機構 ２２，２２−１，２２−２：３次元描画機構 ２４：奥行データ制御機構 ２６：２次元描画機構 ２８：カラーディスプレイ ３２，３２−１〜３２−８：描画処理ユニット ３４：フレームメモリ ３６：転送バッファ ３８：表示用フレームメモリ ４０：表示制御部 ４２−１〜４２−８：パイプライン ４４：ローカルバス ４５：グローバルバス ４８−１〜４８−ｎ：一括描画領域（８×１６画素） ５０：画素 ６０，６０−１〜６０−３２：ＤＳＰ ６２，６６：切替回路 ６４，６４−１〜６４−８：テクスチャパターンメモリ ６８−１〜６８−８：レジスタ ７０：マッピング機構 ７２：変換係数生成部 ７４：Ｓ座標計算部 ７５：制御部 ７６：Ｔ座標計算部 ７８，８８：セレクタ ８０：Ｓ座標レジスタ ８２，９２：増分レジスタ ８４，９４，１０６，１１２：加算器 ９０：Ｔ座標レジスタ ８６，９６：ループ回路 ９８：３次元物体 １００：テクスチャパターン １０２：２次元表面形状 １０４，１１０：ばらつき増分選択回路 ２００：ＣＰＵ ２０２：プログラムＲＡＭ（ＳＲＡＭ） ２０４：データメモリ（ＤＲＡＭ） ２０６：通信チャネル