【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は整流形伝送ゲート回路に係り、特に高速で動作するロジック回路に採用される整流形伝送ゲート回路とこれを応用したロジック回路及びその半導体構造に関する。

【０００２】

【従来の技術】一般に、ロジック回路は多数のトランジスタあるいはダイオードのようなスイッチング回路素子より構成されるもので、電流を信号と取り扱う電流制御形ロジック回路と電圧を信号と取り扱う電圧制御形ロジック回路がある。 電流制御形ロジック回路は電圧制御形ロジック回路に比べて消費電力が増加及び設計困難のため、極めて限られた範囲内でのみ使われる反面、電圧制御形ロジック回路は幅広く応用されている。

【０００３】電圧制御形ロジック回路の主な構成要素としては電界効果トランジスタを使うが、その中でも動作の安定性及び消費電力を減少させるためにＣＭＯＳトランジスタを使う。 しかし、ＣＭＯＳトランジスタより構成されたロジック回路は入力信号を反転するための信号反転回路が付加的に含まれるべき、これにより浮遊容量（stray capacitance ）及び配線長さが増加して信号遅延時間が増大しコスト高の問題点がある。

【０００４】

【発明が解決しようとする課題】従って、本発明の第１
の目的は前述した問題点を解決するため、より簡単で安定的に動作する整流形伝送ゲート回路を提供することである。 本発明の第２の目的は前記整流形伝送ゲート回路を応用して構成されるロジック回路を提供することである。

【０００５】本発明の第３の目的は前記整流形伝送ゲート回路を応用して構成されるキャリロジック回路を提供することである。 本発明の第４の目的は前記整流形伝送ゲート回路を応用した加算器回路を提供することである。 本発明の第５の目的は前記整流形伝送ゲート回路を実現するための半導体装置を提供することである。

【０００６】

【課題を解決するための手段】前述した第１目的を達成するために、本発明の一類型による整流形伝送ゲート回路は、第１及び第２ロジック入力信号をそれぞれ受信する第１及び第２入力端子と、出力信号を提供する出力端子と、前記第１入力端子に結合されたソース、前記第１
入力端子に結合されたゲート及びドレインを有する電界効果トランジスタと、一端が前記電界効果トランジスタのドレインに結合され、他の端が前記出力端子に結合されるダイオードを含んで構成される。

【０００７】前記整流形伝送ゲート回路の一実施例において、電界効果トランジスタはＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタのドレインは前記ダイオードのカソードと結合され、前記出力端子は前記ダイオードのアノードと結合される。 他の実施例において、前記電界効果トランジスタはＰＭＯＳトランジスタであり、
ＰＭＯＳトランジスタのドレインと前記ダイオードのアノードと結合され、前記出力端子は前記ダイオードのカソードと結合される。

【０００８】前述した第１の目的を達成するために、本発明の他の類型による整流形伝送ゲート回路は、第１及び第２ロジック入力信号をそれぞれ受信する第１及び第２入力端子と、出力信号を提供する出力端子と、前記第１入力端子に結合されたソース、前記第２入力端子に結合されたゲート及びドレインを有する第１電界効果トランジスタと、前記第２入力端子に結合されたソース、前記第１入力端子に結合されたゲート及び前記第１電界効果トランジスタのドレインに結合されるドレインを有する第２電界効果トランジスタと、一端が前記第１及び第２電界効果トランジスタ群のドレインに結合され、他の端が前記出力端子に結合されるダイオードを含んで構成される。

【０００９】前記整流形伝送ゲート回路の一実施例において、前記第１及び第２電界効果トランジスタはそれぞれ第１及び第２ＮＭＯＳトランジスタであり、第１及び第２ＮＭＯＳトランジスタのドレインは前記ダイオードのカソードと結合され、前記出力端子は前記ダイオードのアノードと結合される。 他の実施例において、前記第１及び第２電界効果トランジスタはそれぞれ第１及び第２ＰＭＯＳトランジスタであり、第１及び第２ＰＭＯＳ
トランジスタのドレインは前記ダイオードのアノードと結合され、前記出力端子は前記ダイオードのカソードと結合される。

【００１０】前述した第１の目的を達成するために、本発明のさらに他の類型による整流形伝送ゲート回路は、
第１及び第２ロジック入力信号をそれぞれ受信する第１
及び第２入力端子と、出力信号を提供する出力端子と、
基準電位を提供する基準電位ソースと、前記第１入力端子に結合されたソース、第２入力端子に結合されたゲート及びドレインを有する第１電界効果トランジスタと、
前記第２入力端子に結合されたソース、前記第１入力端子に結合されたゲート及び前記第１電界効果トランジスタのドレインに結合されるドレインを有する第２電界効果トランジスタと、前記第１及び第２電界効果トランジスタのドレインと前記基準電位ソースとの間に結合されている通電的負荷と、一端が前記第１及び第２電界効果トランジスタのドレインに結合され、他の端が前記出力端子に結合されるダイオードを含んで構成される。

【００１１】前記整流形伝送ゲート回路の一実施例において、前記第１及び第２電界効果トランジスタはそれぞれ第１及び第２ＮＭＯＳトランジスタであり、第１及び第２ＮＭＯＳトランジスタのドレインは前記ダイオードのアノードと結合され、前記出力端子は前記ダイオードのカソードと結合される。 他の実施例において、前記第１及び第２電界効果トランジスタはそれぞれ第１及び第２ＰＭＯＳトランジスタであり、第１及び第２ＰＭＯＳ
トランジスタのドレインは前記ダイオードのカソードと結合され、前記出力端子は前記ダイオードのアノードと結合される。

【００１２】前述した第２の目的を達成するために、本発明の一類型によるロジック回路は、基準電位を提供する基準電位ソースと、出力信号を提供する出力端子と、
前記基準電位ソースと前記出力端子との間に結合されている通電的負荷と、前記第１及び第２入力端子、それぞれソースが第１及び第２入力端子に結合されており、ゲートが第２及び第１入力端子にそれぞれ結合されている第１及び第２電界効果トランジスタ及び一端が前記第１
及び第２電界効果トランジスタのドレインに共通的に結合されており、他の端が前記出力端子に結合されているダイオードを含んで構成される少なくとも一つの整流形伝送ゲートを含んで構成される。

【００１３】前記ロジック回路の一実施例において、前記整流形伝送ゲートに含まれる第１及び第２電界効果トランジスタはドレインが前記ダイオードのカソードと結合されるＮＭＯＳトランジスタである。 他の実施例において、前記整流形伝送ゲートに含まれる第１及び第２電界効果トランジスタはドレインが前記ダイオードのアノードと結合されるＰＭＯＳトランジスタ群である。

【００１４】前述した第２の目的を達成するために、本発明の他の類型によるロジック回路は、基準電位を提供する基準電位ソースと、出力信号を提供する出力端子と、前記基準電位ソースと前記出力端子との間に結合されている第１通電的負荷と、第１及び第２入力端子、それぞれソースが第１及び第２入力端子に結合されており、ゲートが第２及び第１入力端子にそれぞれ結合されている第１及び第２電界効果トランジスタ、第１及び第２電界効果トランジスタのドレインと前記基準電位ソースとの間に結合されている第２通電的負荷及び一端が前記第１及び第２電界効果トランジスタのドレインに共通的に結合されており、他の端が前記出力端子に結合されているダイオードを含んで構成される少なくとも一つの整流形伝送ゲートを含んで構成される。 前記ロジック回路の一実施例において、前記整流形伝送ゲートに含まれる第１及び第２電界効果トランジスタはドレインが前記ダイオードのアノードと結合されるＮＭＯＳトランジスタである。 他の実施例において、前記整流形伝送ゲートに含まれる第１及び第２電界効果トランジスタはドレインが前記ダイオードのカソードと結合されるＰＭＯＳ
トランジスタである。

【００１５】前記第３の目的を達成するために、本発明の一類型によるキャリロジック回路は、第１、第２及び第３入力端子と、出力信号を提供する出力端子と、それぞれアノードが前記第１、第２及び第３入力端子に結合されている第１、第２及び第３ダイオードと、ソースが前記第１、第２及び第３ダイオードのカソードにそれぞれ結合されており、ゲートが前記第２、第３及び第１入力端子にそれぞれ結合されており、ドレインが共通的に前記出力端子に結合されている第１、第２及び第３電界効果トランジスタと、基準電位を提供する基準電位ソースと、前記出力端子と前記基準電位ソースとの間に結合されている通電的負荷を含んで構成される。 ここで、前記第１、第２及び第３電界効果トランジスタはＮＭＯＳ
トランジスタである。

【００１６】前記第３の目的を達成するために本発明の他の類型によるキャリロジック回路は、第１、第２及び第３入力端子と、出力信号を提供する出力端子と、アノードが前記第１入力端子に結合されている第１ダイオードと、アノードが前記第３入力端子に結合されている第２ダイオードと、ソースが前記第１ダイオードのカソードに結合されており、ゲートが前記第３入力端子に結合されており、ドレインが前記出力端子に結合されている第１電界効果トランジスタと、ソースが前記第１ダイオードのカソードに結合されており、ゲートが前記第２入力端子に結合されており、ドレインが前記出力端子に結合されている第２電界効果トランジスタと、ソースが前記第２ダイオードのカソードに結合されており、ゲートが前記第２入力端子に結合されており、ドレインが前記出力端子に結合されている第３電界効果トランジスタと、基準電位を提供する基準電位ソースと、前記出力端子と前記基準電位ソースとの間に結合されている通電的負荷を含んで構成される。 ここで、前記第１、第２及び第３電界効果トランジスタはＮＭＯＳトランジスタである。

【００１７】前述した第４の目的を達成するために本発明による加算器回路は第１及び第２入力端子と、入力キャリ信号を受信するキャリ入力端子と、加算結果より得られる和信号を出力する和信号出力端子と、加算結果より得られるキャリ信号を出力するキャリ出力端子と、ソースが前記第１及び第２入力端子にそれぞれ結合されており、ゲートが前記第２及び第１入力端子にそれぞれ結合されており、ドレインが相互結合されている第１及び第２電界効果トランジスタと、ソースが前記第１及び第２電界効果トランジスタのドレインと前記キャリ入力端子にそれぞれ結合されており、ゲートが前記キャリ入力端子及び前記第１及び第２電界効果トランジスタのドレインにそれぞれ結合されており、ドレインが前記和信号出力端子に共通的に結合されている第３及び第４電界効果トランジスタと、アノードが前記キャリ入力端子に結合されている第１ダイオードと、アノードが前記第１入力端子に結合されている第２ダイオードと、ソースが前記第１ダイオードとカソードに結合されており、ゲートが前記第１入力端子に結合されており、ドレインが前記和信号出力端子に結合されている第５電界効果トランジスタと、ソースが前記第１ダイオードのカソードに結合されており、ゲートが前記第２入力端子に結合されており、ドレインが前記和信号出力端子に結合されている第６電界効果トランジスタと、ソースが前記第２ダイオードのカソードに結合されており、ゲートが前記第２入力端子に結合されており、ドレインが前記和信号出力端子に結合されている第７電界効果トランジスタを含んで構成される。 ここで、前記第１ないし第７電界効果トランジスタはＮＭＯＳトランジスタである。

【００１８】前述した第５の目的を達成するために本発明の一類型による半導体装置は、半導体基板と、前記半導体基板に相互一定した間隔を開けて離れて形成されており、それぞれ第１導電型を有する第１、第２及び第３
ドーピング領域と、前記第１ドーピング領域と前記第２
ドーピング領域との間に形成されている第１トランジスタチャネルと、前記第２ドーピング領域と前記第３ドーピング領域との間に形成されている第２トランジスタチャネルと、前記第２ドーピング領域内に形成されており、前記第１導電型と反対の第２導電型を有する第４ドーピング領域と、前記第１トランジスタチャネルの上部に第１ゲート絶縁膜を介して形成されている第１ゲート電極と、前記第２トランジスタチャネルの上部に第２ゲート絶縁膜を介して形成されている第２ゲート電極と、
前記第１ドーピング領域の上に形成されている第１電極層と、前記第３ドーピング領域の上に形成されている第２電極層と、前記第４ドーピング領域の上に形成されている第３電極層を含んで構成される。

【００１９】前述した第５の目的を達成するために本発明の他の類型による半導体装置は、半導体基板と、前記半導体基板内に形成されており、第１導電型を有する第１ドーピング領域と、前記第１ドーピング領域内に形成されており、前記第１導電型と反対の第２導電型を有する第２ドーピング領域と、前記半導体基板上に形成されており、前記第２ドーピング領域を露出させる開口部を有する層間絶縁層と、前記開口部を埋め込みながら形成されている通電物質層と、前記通電物質層の上に形成されており、前記第２ドーピング領域と等しい導電型を有する第３ドーピング領域と、前記第３ドーピング領域の両側にそれぞれ形成されている第１トランジスタチャネル及び第２トランジスタチャネルと、前記第１トランジスタチャネルの外側に形成されており、前記第３ドーピング領域と等しい導電型を有する第４ドーピング領域と、前記第２トランジスタチャネルの外側に形成されており、前記第３ドーピング領域と等しい導電型を有する第５ドーピング領域と、前記第１及び第２トランジスタチャネルの上部に所定絶縁膜を介してそれぞれ形成されている第１及び第２ゲート電極と、前記第４及び第５ドーピング領域の上にそれぞれ形成されている第１及び第２電極層と、前記第３ドーピング領域の上に形成されている第３電極層を含んで構成される。 ここで、前記通電物質層は金属層より構成される。

【００２０】

【作用】本発明は少数の回路素子より構成され、これを応用した回路において循環電流を防ぐ。

【００２１】

【実施例】以下、添付した図面に基づき本発明の実施例をさらに詳しく説明する。 図１は本発明による整流形伝送ゲート回路の第１実施例を示した回路図であって、整流形伝送ゲート回路は入力端子Ｉ１、入力端子Ｉ２、出力端子Ｔ１、ＮＭＯＳトランジスタＭ１及びダイオードＤ１を含んで構成される。

【００２２】図１において、入力端子Ｉ１はＮＭＯＳトランジスタＭ１のソースに結合されており、入力端子Ｉ
２はＮＭＯＳトランジスタＭ１のゲートに結合されている。 ＮＭＯＳトランジスタＭ１のドレインはダイオードＤ１のカソードに結合されており、ダイオードＤ１のアノードは出力端子Ｔ１に結合されている。 入力端子Ｉ１
及び入力端子１２はそれぞれ第１ロジック入力信号及び第２ロジック入力信号を受信するもので、ＮＭＯＳトランジスタＭ１は第２ロジック入力信号の状態が”ハイ”
の時”オン”され第１ロジック入力信号をドレインに伝送し、第２ロジック入力信号が”ロー”の時は”オフ”
されドレインはハイインピーダンス状態となる。 ダイオードＤ１は出力端子Ｔ１の電位がＮＭＯＳトランジスタＭ１のドレインの電位に比べてダイオードスレショルド電圧（すなわち、０・７Ｖ）以上高い場合は”オン”され、そうでない場合は”オフ”される。

【００２３】図２は本発明による整流形伝送ゲート回路の第２実施例を示した回路図で、整流形伝送ゲート回路は入力端子Ｉ３、入力端子Ｉ４、出力端子Ｔ２、ＰＭＯ
ＳトランジスタＭ２及びダイオードＤ２を含んで構成される。 図２を参照すれば、入力端子Ｉ３はＰＭＯＳトランジスタＭ２のソースに結合されており、入力端子Ｉ４
はＰＭＯＳトランジスタＭ２のゲートに結合されている。 ＰＭＯＳトランジスタＭ２のドレインはダイオードＤ２のアノードに結合されており、ダイオードＤ２のカソードは出力端子Ｔ２に結合されている。 入力端子Ｉ３
及び入力端子Ｉ４はそれぞれ第１ロジック入力信号及び第２ロジック入力信号を受信し、ＰＭＯＳトランジスタＭ２は第２ロジック入力信号が”ロー”の時”オン”され第１ロジック入力信号をＰＭＯＳトランジスタＭ２のドレインに伝送し、そうでない場合は”オフ”されＰＭ
ＯＳトランジスタＭ２のドレインはハイインピーダンス状態になる。 ダイオードＤ２はＰＭＯＳトランジスタＭ
２のドレインの電位が出力端子Ｔ２の電位に比べてダイオードのスレショルド電圧以上に高い場合は”オン”され、そうでない場合は”オフ”される。

【００２４】図３は本発明による整流形伝送ゲート回路の第３実施例を示した回路図であって、入力端子Ｉ５、
入力端子Ｉ６、出力端子Ｔ３、ＮＭＯＳトランジスタＭ
３、ＮＭＯＳトランジスタＭ４及びダイオードＤ３を含んで構成される。 図３において、ＮＭＯＳトランジスタＭ３のソースは入力端子Ｉ５に結合されており、ＮＭＯ
ＳトランジスタＭ３のゲートは入力端子Ｉ６に結合されており、ＮＭＯＳトランジスタＭ３のドレインはダイオードＤ３のカソードに結合されている。 対応的に、ＮＭ
ＯＳトランジスタＭ４のソースは入力端子Ｉ６に結合されており、ＮＭＯＳトランジスタＭ４のゲートは入力端子Ｉ５に結合されており、ＮＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ３のドレインと共にダイオードＤ３のカソードに共通的に結合されており、
ダイオードＤ３のアノードは出力端子Ｔ３に結合されている。 入力端子Ｉ５及び入力端子Ｉ６はそれぞれ第１ロジック入力信号及び第２ロジック入力信号を受信するもので、ＮＭＯＳトランジスタＭ３は第２ロジック入力信号が”ハイ”の場合”オン”され第１ロジック入力信号をＮＭＯＳトランジスタＭ３のドレインに伝送し、ＮＭ
ＯＳトランジスタＭ４は第１ロジック入力信号が”ハイ”の場合”オン”され第２ロジック入力信号をＮＭＯ
ＳトランジスタＭ４のドレインに伝送する。 ここで、Ｎ
ＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４
のドレインは結合されており、第１及び第２ロジック入力信号に応ずるドレインの状態を整理すれば次の表１の通りである。

【００２５】

【表１】

【００２６】ダイオードＤ３は共通ドレインの電位が出力端子Ｔ３の電位に比べてダイオードのスレショルド電圧以上に低い場合は”オン”され、そうでない場合は”
オフ”される。図４は本発明による整流形伝送ゲート回路の第４実施例を示した回路図であって、入力端子Ｉ
７、入力端子Ｉ８、出力端子Ｔ４、ＰＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ６及びダイオードＤ４
を含んで構成される。

【００２７】図４において、ＰＭＯＳトランジスタＭ５
のソースは入力端子Ｉ７に結合されており、ＰＭＯＳトランジスタＭ５のゲートは入力端子Ｉ８に結合されており、ＰＭＯＳトランジスタＭ５のドレインはダイオードＤ４のアノードに結合されている。 対応的に、ＰＭＯＳ
トランジスタＭ６のソースは入力端子Ｉ８に結合されており、ＰＭＯＳトランジスタＭ６のゲートは入力端子Ｉ
７に結合されており、ＰＭＯＳトランジスタＭ６のドレインはＰＭＯＳトランジスタＭ５のドレインと共に、ダイオードＤ４のアノードに共通的に結合されており、出力端子Ｔ４はダイオードＤ４のカソードに結合されている。 入力端子Ｉ７及び入力端子Ｉ８はそれぞれ第１ロジック入力信号及び第２ロジック入力信号を受信するもので、ＰＭＯＳトランジスタＭ５は第２ロジック入力信号が”ロー”の場合”オン”され第１ロジック入力信号をＰＭＯＳトランジスタＭ５のドレインに伝送され、ＰＭ
ＯＳトランジスタＭ６は第１ロジック入力信号が”ロー”の場合”オン”され第２ロジック入力信号をＰＭＯ
ＳトランジスタＭ６のドレインに伝送する。 ここで、Ｐ
ＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ６
のドレインは結合されており、第１及び第２ロジック入力信号に応ずるドレインの状態を整理すれば次の通りである。

【００２８】

【表２】

【００２９】ダイオードＤ４は共通ドレインの電位が出力端子Ｔ４の電位に比べてダイオードのスレショルド電圧以上に高い場合は”オン”され、そうでない場合は”
オフ”される。図５は本発明による整流形伝送ゲート回路の第５実施例を示した回路図であって、整流形伝送ゲート回路は入力端子Ｉ９、入力端子Ｉ１０、出力端子Ｔ
５、ＮＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ８、基準電位ソースＶ _CC、通電的負荷Ｒ１及びダイオードＤ５を含んで構成される。

【００３０】図５において、ＮＭＯＳトランジスタＭ７
のソースは入力端子Ｉ９に結合されており、ＮＭＯＳトランジスタＭ７のゲートは入力端子Ｉ１０に結合されており、ＮＭＯＳトランジスタＭ７のドレインはダイオードＤ５のアノードに結合されている。 対応的に、ＮＭＯ
ＳトランジスタＭ８のソースは入力端子Ｉ１０に結合されており、ＮＭＯＳトランジスタＭ８のゲートは入力端子Ｉ９に結合されており、ＮＭＯＳトランジスタＭ８のドレインはＮＭＯＳトランジスタＭ７のドレインと共に、ダイオードＤ５のアノードに共通的に結合されており、ダイオードＤ５のカソードは出力端子Ｔ５に結合されている。 通電的負荷はＮＭＯＳトランジスタＭ７、Ｍ
８の共通ドレインと基準電位ソースＶ _CCとの間に結合されている。

【００３１】ダイオードＤ５はＮＭＯＳトランジスタＭ
７、Ｍ８の共通ドレインの電位が出力端子Ｔ５の電位に比べてダイオードのスレショルド電圧以上高い場合は”
オン”され、そうでない場合は”オフ”される。以上のような整流形伝送ゲート回路はＮＭＯＳトランジスタＭ
７、Ｍ８の共通ドレインと通常電源と呼ばれる基準電位ソースＶ _CCとの間に通電的負荷Ｒ１をさらに含んでいるので、ＮＭＯＳトランジスタＭ７、Ｍ８のオープン状態が安定化され、応答速度が増加する。 従って、この回路の性能は通電的負荷の電気的性質に応じて相違になる。
通電的負荷としては抵抗ディプリッション形ＦＥＴ、定電流源などが使えるが、好適には定電流源を使う。

【００３２】図６は本発明による整流形伝送ゲート回路の第６実施例を示した回路図であって、入力端子Ｉ１
１、入力端子Ｉ１２、出力端子Ｔ６、ＰＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、基準電位ソースＶ _SS、通電的負荷Ｒ２及びダイオードＤ６を含んで構成される。 図６において、ＰＭＯＳトランジスタＭ９のソースは入力端子Ｉ１１に結合されており、ＰＭＯＳトランジスタＭ９のゲートは入力端子Ｉ１２に結合されており、ＰＭＯＳトランジスタＭ９のドレインはダイオードＤ６のカソードに結合されている。 対応的に、ＰＭＯ
ＳトランジスタＭ１０のソースは入力端子Ｉ１２に結合されており、ＰＭＯＳトランジスタＭ１０のゲートは入力端子Ｉ１１に結合されており、ＰＭＯＳトランジスタＭ１０のドレインはＰＭＯＳトランジスタＭ９のドレインと共に、ダイオードＤ６のカソードに共通的に結合されている。 通電的負荷Ｒ２は通常ロジック”ロー”に対応する基準電位ソースＶ _SSとＰＭＯＳトランジスタＭ
９、Ｍ１０の共通ドレイン間に結合されており、出力端子Ｔ６はダイオードＤ６のアノードに結合されている。

【００３３】ダイオードＤ６は出力端子Ｔ６の電位がＰ
ＭＯＳトランジスタＭ９、Ｍ１０の共通ドレインの電位に比べてダイオードのスレショルド電圧以上高い場合は”オン”され、そうでない場合は”オフ”される。 かかる整流形伝送ゲート回路はＰＭＳＯトランジスタＭ
９、Ｍ１０の共通ドレインと基準電位ソースＶ _SSとの間に通電的負荷Ｒ２をさらに含んでいるので、ＰＭＯＳトランジスタＭ９、Ｍ１０のオープン状態が安定化され、
応答速度が増加する。
図７は本発明によるロジック回路の第１実施例を示すブロック図であって、通常ロジック”ハイ”に対応する電位を提供する基準電位ソースＶ _CC 、出力端子Ｔ７、基準電位ソースＶ _CCと出力端子Ｔ７との間に結合されている通電的負荷Ｒ３及び多数の２入力整流形伝送ゲート回路５０１、５０２、５０
３を含んで構成される。

【００３４】図７において、多数の２入力整流形伝送ゲート回路５０１、５０２、５０３は図３に示した整流形伝送ゲート回路か、あるいは図６に示した整流形伝送ゲート回路であることもある。 ここで、多数の２入力整流形伝送ゲート回路５０１、５０２、５０３が図３に示した整流形伝送ゲート回路の場合、出力端子Ｔ７は（１）、２入力整流形伝送ゲート回路の入力対のうちいずれか一対の入力が相異なる場合、即ち一つがロジック”ハイ”であり他の一つがロジック”ロー”の場合はロジック”ロー”であり、（２）、その他の場合はロジック”ハイ”となる。

【００３５】一方、多数の２入力整流形伝送ゲート回路５０１、５０２、５０３が図６に示した整流形伝送ゲート回路の場合、出力端子Ｔ７は（１）、２入力整流形伝送ゲート回路の入力対のうちいずれか一対の入力の全部がロジック”ロー”の場合はロジック”ロー”であり、
（２）、その他の場合はロジック”ハイ”となる。 図８
は本発明によるロジック回路の第１実施例を示すブロック図であって、通常接地と呼ばれる基準電位ソースＶ _SS 、出力端子Ｔ８、基準電位ソースＶ _SSと出力端子Ｔ
８との間に結合されている通電的負荷Ｒ４及び多数の２
入力整流形伝送ゲート回路６０１、６０２、６０３を含んで構成される。

【００３６】図８を参照すれば、多数の２入力整流形伝送ゲート回路６０１、６０２、６０３は図４に示した整流形伝送ゲート回路か、あるいは図５に示した整流形伝送ゲート回路であることもある。 ここで、多数の２入力整流形伝送ゲート回路６０１、６０２、６０３が図４に示した整流形伝送ゲート回路の場合、出力端子Ｔ８は（１）、２入力整流形伝送ゲート回路の入力対のうちいずれか一対の入力が相異なる場合、即ち一つがロジック”ハイ”であり他の一つがロジック”ロー”の場合はロジック”ハイ”であり、（２）、その他の場合はロジック”ロー”となる。 一方、多数の２入力整流形伝送ゲート回路６０１、６０２、６０３が図５に示した整流形伝送ゲート回路の場合、出力端子Ｔ８は（１）、２入力整流形伝送ゲート回路の入力対のうちいずれか一対の入力の全部がロジック”ハイ”の場合はロジック”ハイ”
であり、（２）、その他の場合はロジック”ロー”となる。

【００３７】図９は本発明によるキャリロジック回路の第１実施例を示す回路図であって、キャリロジック回路は三つの入力端子Ｉ１３、Ｉ１４、Ｉ１５、出力端子Ｔ
９、通電的負荷Ｒ５、三つのダイオードＤ７、Ｄ８、Ｄ
９、三つのＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１
３及び接地に対応する基準電位ソースＶ _SSを含んで構成される。

【００３８】三つのダイオードＤ７、Ｄ８、Ｄ９のアノードは三つの入力端子Ｉ１３、Ｉ１４、Ｉ１５にそれぞれ結合されており、三つのＮＭＯＳトランジスタＭ１
１、Ｍ１２、Ｍ１３のソースは三つのダイオードＤ７、
Ｄ８、Ｄ９のカソードにそれぞれ結合されている。 三つのＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３のゲートはそれぞれ入力端子Ｉ１４、Ｉ１５、Ｉ１６にそれぞれ結合されており、ドレインは出力端子Ｔ９に共通的に結合されている。 通電的負荷Ｒ５は出力端子Ｔ９と基準電位ソースＶ _SSとの間に結合され、応答速度を増加させる役割を果たす。

【００３９】このようなキャリロジック回路において、
入力端子のうち二つの入力端子は加算しようとする二つの入力信号を受信し、残りの一つの入力端子はキャリ入力信号を受信する。 出力端子は二つの入力をＳＡ及びＳ
Ｂとし、キャリ入力信号をＳＣとする場合、（ＳＡ＊Ｓ
Ｂ）＋（ＳＢ＊ＳＣ）＋（ＳＣ＊ＳＡ）であるロジック結果値を出力する。 ここで、”＋”は論理和ＯＲ関数を示し、”＊”は論理積ＡＮＤ関数を示す。

【００４０】図１０は本発明によるキャリロジック回路の第２実施例を示す回路図であって、三つの入力端子Ｉ
１６、Ｉ１７、Ｉ１８、出力端子Ｔ１０、基準電位ソースＶ _SS 、二つのダイオードＤ１０、Ｄ１１、三つのＰＭ
ＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６及び通電的負荷Ｒ６を含んで構成される。 図１０を参照すれば、ダイオードＤ１０のアノードは入力端子Ｉ１６に結合されており、ダイオードＤ１１のアノードは入力端子Ｉ１８に結合されている。 ＰＭＯＳトランジスタＭ１４においてソースはダイオードＤ１０のカソードに結合されており、ゲートは入力端子Ｉ１８に結合されており、ドレインは出力端子Ｔ１０に結合されている。 ＰＭＯＳトランジスタＭ１５のソースはダイオードＤ１０のカソードに結合されており、ゲートは入力端子Ｉ１７に結合されており、ドレインは出力端子Ｔ１０に結合されている。 Ｐ
ＭＯＳトランジスタＭ１６において、ソースはダイオードＤ１１のカソードに結合されており、ゲートは入力端子Ｉ１７に結合されており、ドレインは出力端子Ｔ１０
に結合されている。 通電的負荷Ｒ６は出力端子とロジック”ロー”に当たる基準電位ソースＶ _SSとの間に結合されている。

【００４１】かかるキャリロジック回路は図９に示したキャリロジック回路と同様に、入力端子のうち二つの入力端子は加算しようとする二つの入力信号を受信し、残りの一つの入力端子はキャリ入力信号を受信し、出力端子は（ＳＡ＊ＳＢ）＋（ＳＢ＊ＳＣ）＋（ＳＣ＊ＳＡ）
であるロジック結果値を出力する。 図１１ないし図１３
は本発明による加算器を示す回路図であって、それぞれ図１０に示したキャリロジック回路ＣＬを採用する。

【００４２】図１１を参照すれば、入力端子ＳＡ、ＳＢ
は加算しようとする二つの信号を受信し、キャリ入力端子ＳＣはキャリ入力信号を受信する。 ＮＭＯＳトランジスタＱ１、Ｑ２は排他的論理和ゲートＧ１を構成し、Ｎ
ＭＯＳトランジスタＱ３、Ｑ４は排他的論理和ゲートＧ
２を構成する。 ここで、排他的論理和ゲートＧ１は（Ｓ
Ａ○ＳＢ）であるロジック値を出力し、排他的論理和ゲートＧ２は（ＳＡ○ＳＢ○ＳＣ）であるロジック値、即ち和信号を出力する。 ここで、○はロジックＸＯＲ動作を示す。 ＰＭＯＳトランジスタＱ８、ＮＭＯＳトランジスタＱ１３及び反転増幅器ＩＮＶ２はキャリ出力信号のための出力バッファを構成し、ＰＭＯＳトランジスタＱ
９、ＮＭＯＳトランジスタＱ１２及び反転増幅器ＩＮＶ
１は和信号のための出力バッファを構成する。 ここで、
ＰＭＯＳトランジスタＱ８及びＮＭＯＳトランジスタＱ
１３はインバータを構成するので、反転増幅器ＩＮＶ２
の出力は増幅されたキャリ出力信号となる。 対応的に、
ＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ
１２もやはりインバータを構成するので、反転増幅器Ｉ
ＮＶ１の出力は増幅された和信号となる。 ＮＭＯＳトランジスタＱ１５のゲートはキャリリセット信号ＲＥを受信するが、キャリリセット信号ＲＥはローアクディブ信号である。 従って、キャリリセット信号ＲＥがロジック”ロー”となれば、ＮＭＯＳトランジスタＱ１５が”
オフ”され、ＮＭＯＳトランジスタＱ１４のゲートがロジック”ハイ”となってＮＭＯＳトランジスタＱ１４
が”オン”される。 それで、ノードＮ１はロジック”ロー”にリセットされる。 このようなリセット動作は加算動作が行われる直前に行われることで、加算動作時入力信号及びキャリ入力信号を一層早く伝達させる。

【００４３】ＰＭＯＳトランジスタＱ１０のゲートは電力供給制御信号ＰＷが印加されるもので、電力供給制御信号ＰＷが”ハイ”ならＰＭＯＳトランジスタＭ１０
が”オン”され、ＰＭＯＳトランジスタＱ５、Ｑ７、Ｑ
８、Ｑ９、Ｑ１１のゲートにはロジック”ハイ”の信号が印加され、それによってＰＭＯＳトランジスタＱ５、
Ｑ７、Ｑ８、Ｑ９、Ｑ１１に”オン”され、基準電位ソースＶ _CCから電力が供給される。 反面、電力供給制御信号ＰＷが”ロー”ならＰＭＯＳトランジスタＱ１０が”
オフ”され電極供給が遮断される。

【００４４】ＰＭＯＳトランジスタＱ１１、抵抗Ｒ７及びダイオード接続されたＰＭＯＳトランジスタＱ１６は整電流回路として作用するもので、ＰＭＯＳトランジスタＱ１１及び抵抗Ｒ７を通じてＰＭＯＳトランジスタＱ
１５に電流が供給され、それにより安定的にキャリリセット動作がなされる。 図１２に示した加算器回路は図１
１に示した加算器回路と比較すれば、反転増幅器ＩＮＶ
１の代わりにラッチゲートＧ３を含み、キャリリセット動作のための定電流回路にＰＭＯＳトランジスタＱ１
８、抵抗Ｒ８、キャパシタＣ１をさらに含む。

【００４５】図１２において、ラッチゲートＧ３は入力端子がＮＭＯＳトランジスタＱ１２のドレインに結合されている反転増幅器ＩＮＶ３、入力端子が反転増幅器Ｉ
ＮＶ３の出力端子に結合されている反転増幅器ＩＮＶ４
及び前記反転増幅器ＩＮＶ３の入力端子と前記反転増幅器ＩＮＶ４の出力端子にソースとドレインがそれぞれ連結され、ゲートにラッチ制御信号ＬＴを受信するＮＭＯ
ＳトランジスタＱ１７を含んで構成されている。 このラッチゲートＧ３はラッチ制御信号ＬＴがロジック”ハイ”の時和信号をラッチして、結局加算器に電力が供給されるべき時間を減少させうる。

【００４６】ＰＭＯＳトランジスタＱ１８のゲートへはキャリリセット信号ＲＥが印加される。 従って、キャリリセット信号がロジック”ロー”の時、ＰＭＯＳトランジスタＱ１８が”オン”される。 ここで、キャパシタＣ
１はスピードアップキャパシタとして作用するもので、
リセット動作時ＮＭＯＳトランジスタＱ１５のドレイン電圧を迅速に高めてノードＮ１の放電時間をさらに短縮させる。

【００４７】図１３は本発明のさらに他の実施例による加算器回路を示したもので、特に２段接続されている二つの加算器回路を示す。 図１３において、ＸＯＲゲートＧ４は入力信号ＳＡ、ＳＢ及びキャリ入力信号ＳＣに対する第１和信号ＯＳを出力し、ＸＯＲゲートＧ５は入力信号ＳＡ'、ＳＢ'及び第１キャリ出力信号ＣＣに対する第２和信号ＯＳ'を出力する。 キャリロジック回路Ｃ
Ｌは入力信号ＳＡ、ＳＢ及びキャリ入力信号ＳＣに対する第１キャリ出力信号ＣＣを出力し、キャリロジック回路ＣＬ'は入力信号ＳＡ'、ＳＢ'及び第１キャリ出力信号ＣＣに対する第２キャリ出力信号ＣＣ'を出力する。 定電流ソースＩＳ１、ＩＳ２は各加算器のキャリ出力を安定させる。 定電流ソースＩＳ３、反転増幅器ＩＮ
Ｖ５及びＮＭＯＳトランジスタＱ１９はキャリ出力信号に対するバッファ、即ち段間増幅器として作用する。 このように本発明によるキャリロジック回路は１段当たりトランジスタのスレショルド電圧に対応する電圧ほどずつ電圧降下を誘発するので、段毎に段間増幅器を含む代わりに、幾つかの段毎に一つの段間増幅器を含められる。

【００４８】以上述べたような整流形伝送ゲート回路は簡単には電界効果トランジスタとダイオードを別途の領域に形成して配線層を用いて結合させうる。 しかし、このような構造ではダイオードが大きくなるにつれ要求される面積がぞうかするのみならず、浮遊容量が大きくなって素子の動作速度が減少する問題点がある。 従って、
集積密度を向上させると共に、浮遊容量を減少させるためには次の図１４及び図１５の場合のような半導体装置を具現するのが望ましい。

【００４９】図１４は本発明による半導体装置の第１実施例を示した断面図である。 図１４は半導体基板３０１
の上部にアクティブ領域と素子分離領域を限定するためにフィールド絶縁層３０２が選択的に形成されている。
アクティブ領域にはドーピング領域３０３、ドーピング領域３０４及びドーピング領域３０７が相互一定した間隔を開けて離れて形成されている。 ここで、ドーピング領域３０３、３０４、３０７は全部等しい導電型を有し、ドーピング領域３０３とドーピング領域３０７との間にはトランジスタチャネル３０５が形成されており、
ドーピング領域３０７とドーピング領域３０４との間にはトランジスタチャネル３０６が形成されており、ドーピング領域３０７の内部にはそれと反対の導電型を有するドーピング領域３０８が形成されている。 トランジスタチャネル３０５の上部にはゲート絶縁膜３０９を介してゲート電極３１１が形成されており、トランジスタチャネル３０６の上部にはゲート絶縁膜３１０を介してゲート電極３１２が形成されている。 ドーピング領域３０
３の表面には電極層３１３が形成されており、ドーピング領域３０４の表面には電極層３１５が形成されている。 ゲート電極３１１及びゲート電極３１２の上部には電極層３１３、３１５及びドーピング領域３０８を露出させる開口部を有する絶縁層３１６が形成されている。
ドーピング領域３０８の上部には電極層３１４が形成されているが、電極層３１４は前記絶縁層３１６により前記ゲート電極３１１及びゲート電極３１２と電気的に絶縁される。

【００５０】かかる構造において、図３及び図４に示した整流形伝送ゲート回路において、一つのＭＯＳトランジスタは前記ドーピング領域３０３、トランジスタチャネル３０５、ドーピング領域３０７、ゲート絶縁膜３０
９及びゲート電極３１１により構成され、もう一つのＭ
ＯＳトランジスタはドーピング領域３０４、トランジスタチャネル３０６、ドーピング領域３０７、ゲート絶縁膜３１０及びゲート電極３１２により構成される。 ここで、ドーピング領域３０７は二つのＭＯＳトランジスタの共通ドレインとして作用する。 また、ドーピング領域３０７及びドーピング領域３０８はダイオードを構成する。 図３及び図４に示した整流形伝送ゲート回路の出力端子は電極層３１４により構成され、二つの入力端子はそれぞれ電極層３１３及び電極層３１５により構成される。

【００５１】上述した通り、整流形伝送ゲート回路に含まれるダイオードは共通ドレインを構成するドーピング領域とそれに隣接して形成されたドーピング領域よりなされるので、ダイオードを形成するための別途の面積を要しない。 図１５は本発明の他の実施例による半導体装置を示した断面図である。 図１５を参照すれば、半導体基板４００の上部にドーピング領域４０１が形成されており、ドーピング領域４０１にはそれと反対の導電型を有するドーピング領域４０２が形成されている。 ドーピング領域４０１、４０２及び半導体基板４００よりなされる表面上にはドーピング領域４０２の表面を露出させる開口部を有する層間絶縁層４０３が形成されており、
その開口部には金属層のような通電物質層４０４が埋め込まれ形成されている。 通電物質層４０４の上部には素子形成のための半導体層が形成されている。

【００５２】半導体層にはドーピング領域４０７、トランジスタチャネル４０５、ドーピング領域４０８、トランジスタチャネル４０６及びドーピング領域４０９が側面方向に順次に配列されており、ドーピング領域４０８
は前記通電物質層４０４の上部に位置する。 トランジスタチャネル４０５の上部には所定絶縁膜を介してゲート電極４１３が形成されており、トランジスタチャネル４
０６の上部には所定絶縁膜を介してゲート電極４１４が形成されている。 また、ドーピング領域４０７、４０
８、４０９には電極層４１０、４１１、４１２が形成されている。

【００５３】かかる構造において、ドーピング領域４０
１、４０２はダイオードを構成し、ドーピング領域４０
８は二つのＭＯＳトランジスタの共通ドレインを構成し、ドーピング領域４０７、４０９はそれぞれ二つのＭ
ＯＳトランジスタのソースを構成する。 通電物質層４０
４はＭＯＳトランジスタの共通ドレインとダイオードを結合させるための配線役割を果たし、電極層４１０、４
１１、４１２はそれぞれ入力端子または出力端子を構成する。

【００５４】図１４及び図１５に示した半導体装置においてゲート電極はシリサイド層を含ませられるが、ＮＭ
ＯＳトランジスタの場合はＴｉ、Ｍｏ、Ｗのような金属より作られたシリサイド層を含ませ、ＰＭＯＳトランジスタの場合はＺｒのような金属より作られたシリサイド層を含ませる。

【００５５】

【発明の効果】以上述べたように、本発明による整流形伝送ゲート回路は少数の回路素子より構成され、これを応用した回路で不向きな循環電流を防止する。 それで、
信号遅延が減少されると同時に、製造費用が節減される。 また、整流形伝送ゲート回路の応用回路において不向きな循環電流による誤動作が防ぐことが出来る。

【００５６】以上本発明は実施例を挙げて説明したが、
本発明は前記の実施例に限らず、当業者が有する通常的な知識の範囲内で変形や改良が可能である。 また、ＭＯ
Ｓトランジスタのソースとドレインは変わって構成しても同一な回路動作が得られる。 従って、本発明は添付した特許請求の範囲の記載に当たるすべての変形及び改良を含み、添付した特許請求の範囲においてソースとドレインは交換的に解釈できる。

【図面の簡単な説明】

【図１】本発明に係る整流形伝送ゲート回路の第１実施例を示す回路図である。

【図２】本発明に係る整流形伝送ゲート回路の第２実施例を示す回路図である。

【図３】本発明に係る整流形伝送ゲート回路の第３実施例を示す回路図である。

【図４】本発明に係る整流形伝送ゲート回路の第４実施例を示す回路図である。

【図５】本発明に係る整流形伝送ゲート回路の第５実施例を示す回路図である。

【図６】本発明に係る整流形伝送ゲート回路の第６実施例を示す回路図である。

【図７】本発明に係るロジック回路の第１実施例を示すブロック図である。

【図８】本発明に係るロジック回路の第２実施例を示すブロック図である。

【図９】本発明に係るキャリロジック回路の第１実施例を示す回路図である。

【図１０】本発明に係るキャリロジック回路の第２実施例を示す回路図である。

【図１１】本発明による加算器を示す回路図である。

【図１２】本発明による加算器を示す回路図である。

【図１３】本発明による加算器を示す回路図である。

【図１４】本発明に係る半導体装置の第１実施例を示す断面図である。

【図１５】本発明に係る半導体装置の第２実施例を示す断面図である。

【符号の説明】

３０１ 半導体基板 Ｉ１ 入力端子 Ｔ２ 出力端子 Ｍ１ ＮＭＯＳトランジスタ Ｍ２ ＰＭＯＳトランジスタ Ｄ１ ダイオード ５０１、５０２、５０３ ２入力整流形伝送ゲート回路 Ｑ１ ＮＭＯＳトランジスタ Ｇ１ 排他的論理和ゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. ⁵識別記号 庁内整理番号 ＦＩ 技術表示箇所 8321−5Ｊ Ｈ０３Ｋ 19/094 Ａ