데이터 프로세싱 회로에서의 ２층 샘플링 정정을 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR TWO TIER SAMPLING CORRECTION IN A DATA PROCESSING CIRCUIT}

본 발명은 정보를 전송하기 위한 시스템들 및 방법들에 관한 것이고, 특히 데이터 전송에 관하여 샘플링 주파수들을 업데이트(update)하기 위한 시스템들 및 방법들에 관한 것이다.

하드 디스크 드라이브(hard disk drive)들을 포함한 다양한 제품들은 통상적으로 매체로부터의 정보를 하나의 포맷(format)으로 검색하고, 정보를 디지털 데이터 포맷으로 수령인에게 제공하는 능력을 제공하는 판독 채널 장치를 사용한다. 이와 같은 판독 채널 장치들은, 데이터 의존성들이 수신된 정보를 프로세스(process)하는데 사용될 수 있도록 구현된 데이터 검출기 회로와 함께 아날로그 대 디지털 변환기를 포함한다. 예를 들어, 데이터 검출기로부터 제공된 정보는 아날로그 대 디지털 변환기의 샘플링 포인트들을 결정하는데 사용될 수 있다. 수신된 데이터의 정확한 샘플을 확립하는 능력은 데이터의 정확한 전송에 중요하다.

저비용, 고성능 데이터 전송 시스템들로의 압력으로 인해서 판독 채널 회로들이 타이트(tight)하게 제약되고 전력이 소모되는 결과를 초래하고 있다. 동시에, 고밀도 데이터 패턴(pattern)들을 전송하기 위하여 대응하는 압력이 존재한다. 이는 종종 감소된 신호 대 잡음비 환경에서 전송된 데이터의 검출을 필요로 한다. 이 환경에서, 현재의 샘플링 정정 주파수 회로들은 충분한 정확성을 제공할 수 없다.

그러므로, 적어도 상술한 이유들로 인해서, 당업계에서는 샘플링 주파수들을 업데이트하는 것을 수행하기 위한 진보된 시스템들 및 방법들이 필요하다.

본 발명은 정보를 전송하기 위한 시스템들 및 방법들에 관한 것으로, 특히 데이터 전송에 관하여 샘플링 주파수들을 업데이트하기 위한 시스템들 및 방법들에 관한 것이다.

본 발명의 다양한 실시예들은 아날로그 대 디지털 변환기, 디지털 보간 회로, 위상 에러 회로, 및 위상 조정 제어 회로를 포함하는 데이터 프로세싱 회로들을 제공한다. 상기 아날로그 대 디지털 변환기는 적어도 부분적으로 비정밀 제어(coarse control)에 의해서 관리되는 샘플링 위상에 아날로그 데이터 입력을 샘플링(sampling)하고, 일련의 디지털 샘플들을 제공한다. 상기 디지털 보간 회로는 적어도 부분적으로 미세 제어에 기초하여 상기 일련의 디지털 샘플들의 서브세트(subset) 사이를 보간한다. 상기 위상 에러 회로는 위상 에러값을 계산한다. 상 기 위상 조정 제어 회로는 적어도 부분적으로 상기 위상 에러값에 기초하여 비정밀 제어 및 미세 제어를 결정하도록 동작 가능하다.

상술한 실시예들의 어떤 예들에서, 상기 회로는 상기 디지털 보간 회로로부터 도출되는 디지털 데이터 입력을 수신하고 프로세싱된 출력을 제공하는 데이터 프로세싱 회로를 더 포함한다. 그와 같은 예들에서, 상기 위상 에러 회로는 상기 디지털 보간 회로로부터 도출된 디지털 데이터 입력 및 상기 프로세싱된 출력을 수신하고, 상기 위상 에러 회로는 적어도 부분적으로 디지털 보간 회로로부터 도출된 디지털 데이터 입력 및 상기 프로세싱된 출력 사이의 차이에 기초하여 상기 위상 에러값을 계산한다. 일부 그와 같은 예들에서, 데이터 프로세싱 회로는, 이에 제한되지 않지만, 비터비(Viterbi) 알고리즘 검출기 또는 MAP 검출기일 수 있는 데이터 검출기 회로를 포함한다.

상술한 실시예들의 특정한 예들에서, 상기 위상 조정 제어 회로는 비정밀 동조 에러 피드백(coarse tune error feedback) 회로 및 미세 동조 에러 피드백(fine tune error feedback) 회로를 포함한다. 상기 비정밀 동조 피드백 회로는 적어도 부분적으로 상기 위상 에러값에 기초하여 상기 비정밀 제어를 생성하고, 상기 미세 동조 에러 피드백 회로는 적어도 부분적으로 상기 비정밀 동조 피드백 신호로부터 제공되는 나머지 값에 기초하여 상기 미세 제어를 생성한다. 어떤 그와 같은 실시예들에서, 상기 위상 조정 제어 회로는 상기 비정밀 제어를 적용하는 것과 상기 미세 제어를 적용하는 것 사이의 레이턴시(latency) 차이의 영향을 감소시키도록 동작 가능한 레이턴시 조정 회로를 포함한다. 어떤 경우들에서, 상기 레이턴시 조정 회로는 저역 통과 필터 및 가산 회로를 포함한다. 상기 저역 통과 필터는 미세 제어의 평균값을 상기 위상 에러값과 합산하여 수정된 에러값을 산출하는 합산 요소에 상기 미세 제어의 평균값을 제공하고, 상기 비정밀 동조 피드백 회로는 적어도 부분적으로 상기 수정된 에러값에 기초하여 상기 비정밀 제어를 생성한다. 다른 경우들에서, 상기 레이턴시 조정 회로는, 상기 미세 제어의 상기 디지털 보간 회로로의 적용을 지연하여 상기 비정밀 제어를 상기 디지털 보간 필터에 제공된 상기 일련의 데이터 샘플들로 전파하는데 임의의 지연을 매칭하는 지연 회로를 포함한다.

상술한 실시예들의 다양한 예들에서, 상기 디지털 보간 회로는 상기 비정밀 제어의 변화에 의해서 발생된 일련의 디지털 샘플들의 2개의 서브세트 사이의 불연속에 대해 보상하도록 동작 가능하다. 어떤 경우들에서, 상기 디지털 보간 회로는 상기 미세 제어 및 상기 비정밀 제어의 변화에 기초하여 선택 가능한 미리 계산된 미세 선택값들을 갖는 룩업테이블을 포함한다. 상술한 실시예들 중 하나 이상의 예들에서, 상기 회로는 상기 위상 조정 제어 회로에 의해서 상기 비정밀 제어에 행해질 수 있는 증가 변화를 제한하는 슬루 레이트(slew rate) 제한 회로를 더 포함한다.

본 발명의 다른 실시예들은 데이터 프로세싱 시스템에서 샘플 위상 조정에 대한 방법들을 제공한다. 이와 같은 방법들은 적어도 부분적으로 비정밀 제어에 의해서 관리되는 샘플링 위상에서 아날로그 데이터 입력의 아날로그 대 디지털 변화를 수행하여, 일련의 디지털 샘플들을 산출하는 단계; 상기 일련의 디지털 샘플들의 디지털 보간을 수행하는 단계로서, 상기 디지털 보간은 적어도 부분적으로 미세 제어에 기초하여 상기 일련의 디지털 샘플들의 서브세트 사이를 보간하여, 일련의 보간된 값들을 제공하는, 상기 디지털 보간 수행 단계; 상기 일련의 보간된 값들의 도함수에 대해서 데이터 검출을 수행하여 이상적인 출력을 산출하는 단계; 적어도 부분적으로 상기 이상적인 출력 및 상기 일련의 보간된 값들의 도함수에 기초하여 위상 에러를 계산하는 단계; 적어도 부분적으로 상기 위상 에러에 기초하여 상기 비정밀 제어를 업데이트하는 단계; 적어도 부분적으로 상기 위상 에러에 기초하여 나머지 값을 계산하는 단계; 및 적어도 부분적으로 상기 나머지 값에 기초하여 상기 미세 제어를 업데이트하는 단계를 포함한다.

상기 요약은 단지 본 발명의 어떤 실시예들의 일반적인 개요를 제공한다. 본 발명의 많은 다른 목적들, 특징들, 장점들 및 다른 실시예들은 다음의 상세한 설명, 부가된 청구항들 및 첨부 도면들로부터 충분히 명확해질 것이다.

본 발명에 의하면, 샘플링 주파수들을 업데이트하는 것을 수행하기 위한 진보된 시스템들 및 방법들이 제공된다.

본 발명의 다양한 실시예들의 더욱 깊은 이해는 명세서에 있는 도면들을 참조하여 실현될 것이다. 도면들에서, 여러 도면들에 걸쳐서 유사한 컴포넌트(component)들을 언급하는데 동일한 참조 번호들이 사용된다. 일부 예들에서, 소문자로 구성된 하부 라벨(label)은 참조 번호와 관련되어 다수의 유사 컴포넌트들 중 하나를 표시한다. 존재하고 있는 하부 라벨에 대한 설명 없이 참조 번호가 언급 되면, 그것은 모든 그와 같은 다수의 유사한 컴포넌트들을 언급하고자 의도된 것이다.

본 발명은 정보를 전송하는 시스템들 및 방법들에 관한 것으로, 특히 데이터 전송에 관하여 샘플링 주파수들을 업데이트하기 위한 시스템들 및 방법들에 관한 것이다.

본 발명의 다양한 실시예들은 2-층 샘플링 위상 조정 회로들을 제공한다. 회로들에서, 비정밀 위상 조정은 아날로그 대 디지털 변환기의 샘플링 위상을 수정함으로써 아날로그 도메인(domain)에서 수행되고, 미세 위상 조정은 디지털 보간 회로의 보간 위상을 수정함으로써 디지털 도메인에서 수행된다. 일부 장점들과 마찬가지로, 상술한 방법은 동시에 디지털 보간이 실행되는 범위를 감소시키면서도 어떤 경우들에서는 충족될 수 없는 아날로그 대 디지털 변환기에 의한 샘플링에 대한 요건들을 완화하는 것이 가능하다. 이와 같은 범위의 감소는 디지털 보간의 정확도를 증가시킨다. 어떤 경우들에서, 아날로그 도메인에서 구현되는 샘플링 위상의 변화들이 행해지는 것과 대략 동시에 디지털 도메인에서 구현되는 샘플링 위상으로의 변화들이 행해지는 것을 확보하기 위해서 다양한 회로가 사용된다.

도 1a를 참조하면, 2-층 샘플링 위상 업데이트 회로를 포함하는 데이터 프로세싱 시스템(100)은 본 발명의 하나 이상의 실시예들에 따라 도시된다. 데이터 프로세싱 시스템(100)은 데이터 입력(105)을 수신하는 아날로그 대 디지털 변환기(110)를 포함한다. 데이터 입력(105)은 일련의 정보를 아날로그 대 디지털 변환기(110)로 제공하는 아날로그 데이터 입력이다. 데이터 입력(105)은 예를 들어 자 기 저장 매체로부터 또는 전송 디바이스(device)로부터 도출될 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 데이터 입력(105)이 도출되는 다양한 소스(source)들을 인식할 것이다.

아날로그 대 디지털 변환기(110)는 비정밀 위상 피드백 신호(175)에 의해서 관리되는 샘플링 위상에서 데이터 입력(105)을 샘플링한다. 아날로그 대 디지털 변환기(110)는 당업계에 공지된 임의의 유형의 아날로그 대 디지털 변환기일 수 있다. 일련의 디지털 샘플들(125)은 아날로그 대 디지털 변환기(110)에서 디지털 보간 필터(120)로 제공된다. 보간 필터(120)는 미세 위상 피드백 신호(165)에 따른 상이한 위상들에 대응하는 다수의 상이한 샘플들 중 하나를 선택한다. 보간 필터(120)는 보간된 출력(125)을 산출한다. 보간 필터(120) 대신에 사용될 수 있는 보간기 회로의 예는 도 1b에 도시된다.

도 1b를 참조하면, 본 발명의 상이한 실시예들에 관하여 사용될 수 있는 예시적인 디지털 보간기 회로(101)가 도시된다. 디지털 보간기 회로(101)는 다수의 곱셈기(multiplier) 회로들(106)을 포함하고, 상기 곱셈기 회로들(106)의 수는 상기 가능한 샘플들(103)의 수 및 상기 미세 위상 피드백 신호들(165)의 수에 대응한다. 곱셈기 회로들(106)은 미세 위상 피드백 신호들(165)의 각각의 신호들을 샘플들(103)로 곱한다. 각각의 곱셈들의 적(product)들은 보간된 출력(125)을 산출하기 위해서 합산 회로(107)를 사용하여 모두 합산된다. 예로서, 미세 위상 피드백 신호들(165)은 미세 위상 피드백 신호(165d) 및 미세 위상 피드백 신호(165e), 이 둘이 0.5의 값으로 설정되고, 미세 위상 피드백 신호들(165)의 다른 경우들은 '0'의 값 으로 설정되도록 확정되는 경우, 보간된 출력(125)은 샘플(103d) 및 샘플(103e)의 평균이다. 다른 보간 회로들은 본 발명의 상이한 실시예들에 따라 보간 필터 대신에 사용될 수 있음이 주목되어야 한다.

도 1a를 참조하면, 보간된 출력(125)은 입력에 대한 다양한 프로세싱 단계들을 수행하는 디지털 데이터 프로세싱 회로(130)에 제공된다. 디지털 데이터 프로세싱 회로(130)는, 이에 제한되지 않지만, 당업계에 공지되어 있는 디지털 데이터 검출 및/또는 디지털 데이터 디코딩(decoding)을 포함한다. 예를 들어, 디지털 데이터 프로세싱 회로(130)는 당업계에 공지되어 있는 MAP 데이터 검출기 및 저밀도 패리티 체크 디코더(low density parity check decoder)를 포함할 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 관하여 사용될 수 있는 다양한 데이터 프로세싱 회로들을 인식할 것이다. 디지털 데이터 프로세싱 회로(130)는 데이터 출력(135)을 제공한다.

게다가, 디지털 데이터 프로세싱 회로(130)는 선 프로세싱된 정보 및 후 프로세싱된 정보(140)를 위상 에러 회로(150)에 제공한다. 위상 에러 회로(150)는 선 프로세싱된 정보를 후 프로세싱된 정보와 비교하여 위상 오프셋(offset) 값(155)을 제공한다. 위상 오프셋 값(155)은 디지털 보간 필터(120)의 출력 시에 이상적인 신호를 산출하도록 예기되는 전체 위상 조정을 나타낸다. 위상 오프셋 값(155)에 대응하는 위상 변화는 부분적으로 비정밀 동조 에러 피드백 회로(170) 및 부분적으로 미세 동조 에러 피드백 회로(160)에 의해서 구현된다. 비정밀 동조 피드백 회로(170)는 "비정밀 단계"의 증가 시에 아날로그 대 디지털 변환기(110)에서의 샘플 링 위상을 조정하도록 동작가능하고, 미세 동조 피드백 회로(160)는 "미세 단계"의 증가 시에 디지털 보간 필터(120)에서 샘플링 위상을 조정하도록 동작 가능하다. 각각의 샘플링 주기(T)는 4개의 비정밀 샘플링 주기들로 분할될 수 있고, 각각의 비정밀 샘플링 주기들은 결합시에 달성가능한 전체 샘플링 정확도를 산출하는 8개의 미세 샘플링 주기들로 분할될 수 있다. 본원에 제공되는 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 따라 성취될 수 있는 위상 시프트(shift)들의 다양한 다른 결합들을 인식할 것이다. 비정밀 동조 에러 피드백 회로(170) 및 미세 동조 에러 피드백 회로(160) 사이의 통신 신호(190)는 비정밀 위상 피드백 신호(175) 및 미세 위상 피드백 신호(165) 사이의 임의의 위상 오프셋의 밸런싱을 가능하게 한다.

다음의 의사코드(pseudocode)는 바람직한 위상 오프셋 정정을 산출하기 위한 비정밀 동조 에러 피드백 회로(170) 및 미세 동조 에러 피드백 회로(160) 결합의 동작을 나타낸다:

/* Preliminary Coarse Adjustment */

If (Phase Offset Value 155 > 0){

If (|Phase Offset Value 155| > ½Coarse Step){

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175 +1;

Updated Phase Offset Value = Phase Offset Value 155 - Coarse Step

}

Else {

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175;

Updated Phase Offset Value = Phase Offset Value 155

}

Else {

If (|Phase Offset Value 155| > ½Coarse Step){

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175 -1;

Updated Phase Offset Value = Phase Offset Value 155 + Coarse Step

}

Else {

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175;

Updated Phase Offset Value = Phase Offset Value 155

}

/* Subsequent Fine Adjustment */

If (Phase Offset Value 155 > 0){

If (|Updated Phase Offset Value| > Coarse Step){

Set Fine Feedback Signal 165 to Maximum

}

Else {

Set Fine Feedback Signal 165 to match Updated Phase Offset Value

}

Else {

If (|Updated Phase Offset Value| > Coarse Step){

Set Fine Feedback Signal 165 to Minimum

}

Else {

Set Fine Feedback Signal 165 to match Updated Phase Offset Value

}

비정밀 위상 피드백 신호는 단지 소정의 시간에 하나의 증가를 양(positive)이거나 또는 음(negative)으로 이동시키도록 허용된다는 것이 중요하다. 이는 루프 안정성을 유지하기 위해서 행해진다. 본 발명의 상이한 실시예들에 따라 얼마간의 슬루 레이트 제한이 실시될 수 있음이 주목되어야 한다.

도 2를 참조하면, 흐름도(200)는 본 발명의 다양한 실시예들에 따라 업데이트된 2개의 샘플링 위상들에 대한 본 발명의 어떤 실시예들에 따른 방법을 도시한다. 흐름도(200)에 따라, 데이터 입력이 수신된다(블록(202)). 데이터 입력은 일련의 정보를 나타내는 아날로그 데이터 입력이다. 데이터 입력은 예를 들어, 자기 저 장 매체로부터 또는 전송 디바이스로부터 도출될 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 데이터 입력(105)이 도출될 수 있는 다양한 소스들을 인식할 것이다. 디지털 보간기의 샘플링은 미세 제어 신호를 반영하도록 업데이트되고(블록(204)), 아날로그 대 디지털 변환기의 샘플링은 미세 제어 신호를 반영하도록 업데이트된다(블록(206)). 아날로그 대 디지털 변환은 비정밀 제어를 매칭하도록 조정된 샘플링 레이트를 사용해서 수신된 데이터 입력에 대해서 수행된다(블록(208)). 아날로그 대 디지털 변환은 비정밀 제어에 대응하는 위상으로 샘플링 포인트들에 대응하는 일련의 디지털 샘플들을 산출한다.

디지털 보간은 미세 제어에 대응하는 샘플링 레이트를 사용하여 일련의 디지털 샘플들에 대해서 수행된다(블록(210)). 이 보간은 위상이 업데이트된 제어에 매칭하도록 조정된 주어진 디지털 샘플의 값을 수정한다. 그리고나서 보간된 데이터는 당업계에 공지되어 있는 하나 이상의 데이터 프로세싱 기술들을 사용하여 프로세싱된다(블록(212)). 이와 같은 데이터 프로세싱은, 이에 제한되지 않지만, 당업계에 공지되어 있는 비터비 알고리즘 데이터 검출 프로세스 또는 MAP 데이터 검출 프로세스를 포함할 수 있다. 데이터 프로세싱은 이상적인 출력(즉, 하나 이상의 에러들이 정정된 출력)을 산출한다. 이 이상적인 출력은 위상 에러를 결정하기 위해서 보간된 데이터와 비교될 수 있다(블록(214)). 이와 같은 위상 에러의 결정은 당업계에 공지되어 있는 임의의 기술을 사용하여 행해질 수 있다.

위상 에러가 양(즉, 시프트가 나중에 요구된다)(블록(220)) 또는 음(즉, 시프트가 보다 초기에 요구된다)(블록(240))인지 여부가 결정된다. 위상 에러가 양일 경우(블록(220)), 에러의 크기는 비정밀 단계의 1/2보다 더 큰지의 여부가 결정된다(블록(222)). 위상 에러의 크기가 비정밀 단계의 1/2보다 더 큰 경우라면(블록(222)), 위상 에러 신호는 원래 위상 에러에서 비정밀 단계를 뺀 에러로 업데이트된다(블록(224)). 게다가, 비정밀 제어는 아날로그 대 디지털 변환기 샘플링이 하나의 완전 주기 이전으로 이동되도록 하는 것만큼 증가한다(블록(226)). 그리고나서 업데이트된 위상 에러에 대해서 보상하도록 미세 제어가 조정된다(블록(228)). 예로서, 위상 에러가 비정밀 단계의 3/4인 경우, 비정밀 제어는 1 만큼 증가하고 위상 에러는 비정밀 제어의 음의 1/4로 변경된다. 그리고나서 음의 1/4는 미세 제어를 수정함으로써 보상되어 디지털 보간은 1/4 사이클 이후로 이동한다. 대안으로, 위상 에러의 크기가 비정밀 단계의 1/2보다 더 크지 않은 경우(블록(222)), 비정밀 제어는 변화되지 않고 유지되고 미세 제어는 위상 에러에 대해 보상하는데 사용된다(블록(228)). 예로서, 위상 에러가 비정밀 단계의 1/3인 경우, 미세 제어는 비정밀 단계의 1/3 이전으로 디지털 보간을 이동하도록 조정된다.

대안으로, 위상 에러가 음인 경우(블록(240)), 에러의 크기가 비정밀 단계의 1/2보다 큰지의 여부가 결정된다(블록(242)). 위상 에러의 크기가 비정밀 단계의 1/2보다 큰 경우(블록(242)), 위상 에러 신호는 원래 위상 에러에 비정밀 단계를 더한 에러로 업데이트된다(블록(244)). 게다가, 비정밀 제어는 아날로그 대 디지털 변환기 샘플링이 하나의 완전한 주기 이후로 이동되도록 하는 것만큼 감소된다(블록(246)). 그리고나서 미세 제어가 업데이트된 위상 에러에 대해서 보상하도록 조정된다(블록(248)). 예로서, 위상 에러가 비정밀 단계의 3/4인 경우, 비정밀 제어 는 1 만큼 감소하고 위상 에러는 비정밀 단계의 양의 1/4로 변화된다. 그리고나서 양의 1/4는 미세 제어를 수정하여 보상되므로 디지털 보간이 1/4 주기 이전으로 이동하도록 한다. 대안으로, 위상 에러의 크기가 비정밀 단계의 1/2보다 크지 않은 경우(블록(242)), 비정밀 제어는 변하지 않은 채로 유지되고 미세 제어는 위상 에러에 대해서 보상하는데 사용된다(블록(248)). 예로서, 위상 에러가 비정밀 단계의 1/3인 경우, 미세 제어는 디지털 보간을 비정밀 단계의 1/3 이후로 이동하도록 조정된다.

비정밀 위상 피드백 신호는 단지 소정의 시간에 하나의 증가를 양이거나 또는 음으로 이동시키도록 허용된다는 것이 중요하다. 이는 루프 안전성을 유지하기 위해서 행해진다. 본 발명의 상이한 실시예들에 따라 얼마간의 슬루 레이트 제한이 실시될 수 있음이 주목되어야 한다.

도 3을 참조하면, 2-층 샘플링 위상 업데이트 회로를 포함하는 데이터 프로세싱 시스템(300)이 본 발명의 어떤 실시예들에 따라 도시된다. 데이터 프로세싱 시스템(300)은, 비정밀 동조 조정의 계산에서 평균화된 미세 동조 조정을 통합함으로써 아날로그 도메인에서의 샘플링 위상 업데이트를 수행하는 것과 디지털 도메인에서의 샘플링 위상 업데이트를 수행하는 것 사이의 레이턴시 차이에 대해서 보상한다. 이는 레이턴시 차이에 의해서 구동되는 값 대신에, 약 0 부근에 미세 조정을 집중시키는 결과를 발생시킨다.

데이터 프로세싱 시스템(300)은 데이터 입력(305)을 수신하는 아날로그 대 디지털 변환기(310)를 포함한다. 데이터 입력(305)은 일련의 정보를 아날로그 대 디지털 변환기(310)로 제공하는 아날로그 데이터 입력이다. 데이터 입력(305)은 예를 들어 자기 저장 매체로부터 또는 송신 디바이스로부터 도출될 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 데이터 입력(305)이 도출될 수 있는 다양한 소스들을 인식할 것이다.

아날로그 대 디지털 변환기(310)는 비정밀 피드백 신호(375)에 의해서 관리되는 샘플링 위상에서 데이터 입력(305)을 샘플링한다. 아날로그 대 디지털 변환기(310)는 당업계에 공지되어 있는 임의의 유형의 아날로그 대 디지털 변환기일 수 있다. 일련의 디지털 샘플들(325)은 아날로그 대 디지털 변환기(310)로부터 디지털 보간 필터(320)로 제공된다. 디지털 보간 필터(320)는 미세 위상 피드백 신호(365)에 따라서 상이한 위상들에 대응하는 다수의 상이한 샘플들 중 하나를 선택한다. 디지털 보간 필터(320)는 보간된 출력(325)을 산출한다. 보간 필터(320) 대신에 사용될 수 있는 보간기 회로의 예는 도 1b와 관련하여 상술되었고, 또는 도 6에 관련하여 후술된다.

보간된 출력(325)은 이퀄라이징 기능(equalizing function)을 수행할 수 있는 당업계에 공지되어 있는 임의의 회로인 이퀄라이저 회로(330)에 제공된다. 이퀄라이저 회로(330)는 원래 데이터 입력(335)을 데이터 검출기 회로(340)에 제공한다. 게다가, 원래 데이터 입력(335)은 당업계에 공지되어 있는 위상 에러 계산기 회로(350)에 제공된다. 데이터 검출기 회로(340)는, 이에 제한되지 않지만 MAP 검출기 또는 비터비 알고리즘 검출기를 포함하는 당업계에 공지된 임의의 데이터 검출기일 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 관하여 사용될 수 있는 다양한 데이터 검출기 회로들을 인식할 것이다. 데이터 검출 프로세스의 결과는 데이터 검출기 회로(340)로부터 데이터 출력(345)으로 제공된다. 게다가, 데이터 출력(345)은 위상 에러 계산기 회로(350)에 제공된다. 위상 에러 계산기 회로(350)는 검출기 입력 및 검출기 출력 사이의 차이에 기반하여 샘플링 위상 에러를 식별할 수 있는 당업계에 공지되어 있는 임의의 회로일 수 있다. 위상 에러 계산기 회로(350)는 제 2 차 필터(360)에 의해서 필터링되는 위상 오프셋(offset) 값(355)을 제공하여 위상 에러값(362)을 산출한다. 위상 에러값(362)은 디지털 보간 필터(320)의 출력 시에 이상적인 신호를 산출하도록 예기되는 전체 위상 조정을 나타낸다.

위상 에러값(362)에 대응하는 위상 변화는 부분적으로 비정밀 위상 피드백 신호(375)를 제공하는 ADC 위상 선택 회로(390) 및 부분적으로 미세 위상 피드백 신호(365)를 제공하는 보간 위상 선택 회로(370)에 의해서 구현된다. ADC 위상 선택 회로(390)는 아날로그 대 디지털 변환기(310)에서 샘플링 위상을 "비정밀 단계"의 증가 시에 조정하도록 동작 가능하고, 보간 위상 선택 회로(370)는 디지털 보간 필터(320)에서 샘플링 위상을 "미세 단계"의 증가 시에 조정하도록 동작 가능하다. 각각의 샘플링 주기(T)는 다수의 비정밀 샘플링 주기들로 분할될 수 있고, 각각의 비정밀 샘플링 주기들은 다수의 미세 샘플링 주기들로 분할될 수 있다. 샘플링 분해능(resolution)은 미세 샘플링 주기들 및 비정밀 샘플링 주기들의 결합에 의해서 규정된다. 본원에 제공되는 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 따라 성취될 수 있는 미세 샘플링 주기들 및 비정밀 샘플링 주기 들의 다양한 결합들을 인식할 것이다.

미세 위상 피드백 신호(365)의 크기는 출력(372)으로서 저역 통과 필터 회로(380)에 제공된다. 저역 통과 필터 회로(380)는 다수의 프로세싱된 샘플들에 대한 미세 위상 피드백 신호(365)의 평균을 계산한다. 예로서, 저역 통과 필터(380)는 40개의 연속 프로세싱된 샘플들의 현재의 평균을 유지한다. 미세 위상 피드백 신호(365)의 평균은 평균 출력(386)으로서 합산 회로(382)에 제공된다. 합산 회로(382)는 평균 출력(372)을 위상 에러값(362)에 가산하여 수정된 에러값(384)을 산출한다. 평균 출력(386)을 위상 에러값(362)과 통합함으로써, 미세 위상 피드백 신호(365)와의 비교시에 비정밀 위상 피드백 신호(375)를 업데이트 할 때의 레이턴시의 차이로 인해서 미세 위상 피드백 신호(365)의 어떤 정상적인 값이 공제되어 수정된 위상 에러값(384)을 산출한다. 이와 같이, 미세 위상 피드백 신호(365)의 정상적인 값은 대략 0이다. 이는 미세 위상 피드백 신호(365)의 조정 범위를 최대화한다.

수정된 위상 에러값(384)은 수정된 위상 에러값(384)에 비례하여 비정밀 위상 피드백 신호(375)를 생성하는 ADC 위상 선택 회로(390)에 제공된다. 특히, 수정된 위상 에러값(384)의 크기가 비정밀 단계의 1/2 보다 큰 경우, 비정밀 위상 피드백 신호는 보상하도록 설계된 양만큼 증가하거나 감소한다. 예를 들어, 수정된 위상 에러값(384)이 비정밀 단계 × 0.8인 경우, 비정밀 위상 피드백 신호(375)는 비정밀 단계의 -0.2의 나머지 조정을 남긴 것만큼 증가한다. 다른 예로서, 수정된 위상 에러값(384)이 비정밀 단계 × 1.2인 경우, 비정밀 위상 피드백 신호(375)는 비 정밀 단계의 0.2의 나머지 조정을 남긴 것만큼 증가한다. 또 다른 예로서, 수정된 위상 에러값(384)이 비정밀 단계 × 2.2인 경우, 비정밀 위상 피드백 신호(375)는 비정밀 단계의 0.2의 동일한 나머지 조정을 남긴 것의 2배 만큼 증가한다. 음의 위상 조정들에 있어서도 유사한 패턴이 적용된다. 예를 들어, 수정된 위상 에러값(384)이 비정밀 단계 × -0.8인 경우, 비정밀 위상 피드백 신호(375)는 비정밀 단계의 0.2의 나머지 조정을 남긴 것만큼 감소한다. 다른 예로서, 수정된 위상 에러값(384)이 비정밀 단계 × -1.2인 경우, 비정밀 위상 피드백 신호(375)는 비정밀 단계의 -0.2의 나머지 조정을 남긴 것만큼 감소한다. 또 다른 예로서, 수정된 위상 에러값(384)이 비정밀 단계 × 2.2인 경우, 비정밀 위상 피드백 신호(375)는 비정밀 단계의 -0.2의 동일한 나머지 조정을 남긴 것의 2배 만큼 감소한다.

나머지 조정은 보간 위상 선택 회로(370)에 나머지 값(392)으로서 제공된다. 보간 위상 선택 회로(370)는 나머지 값(392)의 값에 따라 미세 위상 피드백 신호(365)를 수정하고, 출력을 미세 위상 피드백 신호(365)로서 제공한다.

도 4를 참조하면, 2-층 샘플링 위상 업데이트 회로를 포함하는 다른 데이터 시스템(400)이 본 발명의 어떤 실시예들에 따라 도시된다. 데이터 프로세싱 시스템(400)은, 아날로그 도메인에서의 샘플링 위상 업데이트를 매칭하기 위해서 디지털 도메인에서의 임의의 샘플링 위상 업데이트의 구현을 지연함으로써, 아날로그 도메인에서의 샘플링 위상 업데이트를 수행하는 것과 디지털 도메인에서의 샘플링 위상 업데이트를 수행하는 것 사이의 레이턴시 차이에 대해서 보상한다.

데이터 프로세싱 시스템(400)은 데이터 입력(405)을 수신하는 아날로그 대 디지털 변환기(410)를 포함한다. 데이터 입력(405)은 아날로그 대 디지털 변환기(410)에 일련의 정보를 제공하는 아날로그 데이터 입력이다. 데이터 입력(405)은 예를 들어 자기 저장 매체로부터 또는 송신 디바이스로부터 도출될 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 데이터 입력(405)이 도출될 수 있는 다양한 소스들을 인식할 것이다.

아날로그 대 디지털 변환기(410)는 비정밀 피드백 신호(475)에 의해서 관리되는 샘플링 위상에서 데이터 입력(405)을 샘플링한다. 아날로그 대 디지털 변환기(410)는 당업계에 공지되어 있는 임의의 유형의 아날로그 대 디지털 변환기일 수 있다. 일련의 디지털 샘플들(415)은 아날로그 대 디지털 변환기(410)로부터 디지털 보간 필터(420)로 제공된다. 디지털 보간 필터(420)는 미세 위상 피드백 신호(465)에 따라서 상이한 위상들에 대응하는 다수의 상이한 샘플들 중 하나를 선택한다. 디지털 보간 필터(420)는 보간된 출력(425)을 산출한다. 보간 필터(420) 대신에 사용될 수 있는 보간기 회로의 예는 도 1b와 관련하여 상술되었고, 또는 도 6에 관련하여 후술된다.

보간된 출력(425)은 이퀄라이징 기능을 수행할 수 있는 당업계에 공지되어 있는 임의의 회로인 이퀄라이저 회로(430)에 제공된다. 이퀄라이저 회로(430)는 원래 데이터 입력(435)을 데이터 검출기 회로(440)에 제공한다. 게다가, 원래 데이터 입력(435)은 당업계에 공지되어 있는 위상 에러 계산기 회로(450)에 제공된다. 데이터 검출기 회로(440)는, 이에 제한되지 않지만 MAP 검출기 또는 비터비 알고리즘 검출기를 포함하는 당업계에 공지된 임의의 데이터 검출기일 수 있다. 본원에 제공 된 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 관하여 사용될 수 있는 다양한 데이터 검출기 회로들을 인식할 것이다. 데이터 검출 프로세스의 결과들은 데이터 검출기 회로(440)로부터 데이터 출력(445)으로 제공된다. 게다가, 데이터 출력(445)은 위상 에러 계산기 회로(450)에 제공된다. 위상 에러 계산기 회로(450)는 검출기 입력 및 검출기 출력 사이의 차이에 기반하여 샘플링 위상 에러를 식별할 수 있는 당업계에 공지되어 있는 임의의 회로일 수 있다. 위상 에러 계산기 회로(450)는 제 2 차 필터(460)에 의해서 필터링되는 위상 오프셋 값(455)을 제공하여 위상 에러값(462)을 산출한다. 위상 에러값(462)은 디지털 보간 필터(420)의 출력 시에 이상적인 신호를 산출하도록 예기되는 전체 위상 조정을 나타낸다.

위상 에러값(462)에 대응하는 위상 변화는 부분적으로 비정밀 위상 피드백 신호(475)를 제공하는 ADC 위상 선택 회로(490) 및 부분적으로 미세 위상 피드백 신호(465)를 제공하는 보간 위상 선택 회로(470)에 의해서 구현된다. ADC 위상 선택 회로(490)는 아날로그 대 디지털 변환기(410)에서 샘플링 위상을 "비정밀 단계"의 증가 시에 조정하도록 동작 가능하고, 보간 위상 선택 회로(470)는 디지털 보간 필터(420)에서 샘플링 위상을 "미세 단계"의 증가 시에 조정하도록 동작 가능하다. 각각의 샘플링 주기(T)는 다수의 비정밀 샘플링 주기들로 분할될 수 있고, 각각의 비정밀 샘플링 주기들은 다수의 미세 샘플링 주기들로 분할될 수 있다. 샘플링 분해능은 미세 샘플링 주기들 및 비정밀 샘플링 주기들의 결합에 의해서 규정된다. 본원에 제공되는 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예 들에 따라 성취될 수 있는 미세 샘플링 주기들 및 비정밀 샘플링 주기들의 다양한 결합들을 인식할 것이다.

특히, 위상 에러값(462)은 위상 에러값(462)에 비례하여 비정밀 위상 피드백 신호(375)를 생성하는 ADC 위상 선택 회로(490)에 제공된다. 특히, 위상 에러값(462)의 크기가 비정밀 단계의 1/2 보다 큰 경우, 비정밀 위상 피드백 신호는 보상하도록 설계된 양만큼 증가하거나 감소한다. 예를 들어, 위상 에러값(462)이 비정밀 단계 × 0.8인 경우, 비정밀 위상 피드백 신호(475)는 비정밀 단계의 -0.2의 나머지 조정을 남긴 것만큼 증가한다. 다른 예로서, 위상 에러값(462)이 비정밀 단계 × 1.2인 경우, 비정밀 위상 피드백 신호(475)는 비정밀 단계의 0.2의 나머지 조정을 남긴 것만큼 증가한다. 또 다른 예로서, 위상 에러값(462)이 비정밀 단계 × 2.2인 경우, 비정밀 위상 피드백 신호(475)는 비정밀 단계의 0.2의 동일한 나머지 조정을 남긴 것의 2배만큼 증가한다. 음의 위상 조정들에 있어서도 유사한 패턴이 적용된다. 예를 들어, 위상 에러값(462)이 비정밀 단계 × -0.8인 경우, 비정밀 위상 피드백 신호(475)는 비정밀 단계의 0.2의 나머지 조정을 남긴 것만큼 감소한다. 다른 예로서, 위상 에러값(462)이 비정밀 단계 × -1.2인 경우, 비정밀 위상 피드백 신호(475)는 비정밀 단계의 -0.2의 나머지 조정을 남긴 것만큼 감소한다. 또 다른 예로서, 위상 에러값(462)이 비정밀 단계 × 2.2인 경우, 비정밀 위상 피드백 신호(475)는 비정밀 단계의 -0.2의 동일한 나머지 조정을 남긴 것의 2배 만큼 감소한다.

나머지 조정은 보간 위상 선택 회로(470)에 나머지 값(492)으로서 제공된다. 보간 위상 선택 회로(470)는 나머지 값(492)의 값에 따라 잠정 미세 위상 피드백 신호(474)를 수정하고, 출력을 잠정 미세 위상 피드백 신호(474)로서 제공한다. 잠정 미세 위상 피드백 신호(474)는 지연 회로(476)에 제공된다. 지연 회로(476)는 비정밀 위상 피드백 신호(475)가 디지털 샘플들(415)로 전파할 기회를 가질 때까지 잠정 미세 위상 피드백 신호(474)가 미세 위상 피드백 신호(465)로서 제공되지 않도록 보장한다. 이와 같으므로, 비정밀 피드백 신호(475)를 생성하는 루프의 레이턴시는 미세 피드백 신호(465)를 생성하는 루프의 레이턴시와 동일하다.

도 5를 참조하면, 2-층 샘플링 위상 업데이트 회로를 포함하는 다른 데이터 프로세싱 시스템(500)이 본 발명의 어떤 실시예들에 따라 도시된다. 데이터 프로세싱 시스템(500)은, 비정밀 동조 조정의 계산에서 평균화된 미세 동조 조정을 통합함으로써 아날로그 도메인에서의 샘플링 위상 업데이트를 수행하는 것과 디지털 도메인에서의 샘플링 위상 업데이트를 수행하는 것 사이의 레이턴시 차이에 대해서 보상한다. 이는 레이턴시 차이에 의해서 구동되는 값 대신에, 약 0 부근에 미세 동조 조정을 집중시키는 결과를 발생시킨다. 더욱이, 데이터 프로세싱 시스템(500)은 임의의 주어진 시간에 비정밀 위상 피드백 신호(575)를 통해 적용될 수 있는 변화량을 제한하는 슬루 레이트 제한 회로(585)를 포함한다. 이와 같은 슬루 제한 회로는 임의의 제공된 경로 상에서 비정밀 위상 피드백 신호(575)를 너무 많이 거쳐가도록 함으로써 생성될 수 있는 불안정성을 회피한다.

데이터 프로세싱 시스템(500)은 데이터 입력(505)을 수신하는 아날로그 대 디지털 변환기(510)를 포함한다. 데이터 입력(505)은 일련의 정보를 아날로그 대 디지털 변환기(510)에 제공하는 아날로그 데이터 입력이다. 데이터 입력(505)은 예를 들어 자기 저장 매체로부터 또는 송신 디바이스로부터 도출될 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 데이터 입력(505)이 도출될 수 있는 다양한 소스들을 인식할 것이다.

아날로그 대 디지털 변환기(510)는 비정밀 위상 피드백 신호(575)에 의해서 관리되는 샘플링 위상에서 데이터 입력(505)을 샘플링한다. 아날로그 대 디지털 변환기(510)는 당업계에 공지되어 있는 임의의 유형의 아날로그 대 디지털 변환기일 수 있다. 일련의 디지털 샘플들(525)은 아날로그 대 디지털 변환기(510)로부터 디지털 보간 필터(520)로 제공된다. 디지털 보간 필터(520)는 미세 위상 피드백 신호(565)에 따라서 상이한 위상들에 대응하는 다수의 상이한 샘플들 중 하나를 선택한다. 디지털 보간 필터(520)는 보간된 출력(525)을 산출한다. 보간 필터(520) 대신에 사용될 수 있는 보간기 회로의 예는 도 1b와 관련하여 상술되었고, 또는 도 6에 관련하여 후술된다.

보간된 출력(525)은 이퀄라이징 기능을 수행할 수 있는 당업계에 공지되어 있는 임의의 회로인 이퀄라이저 회로(530)에 제공된다. 이퀄라이저 회로(530)는 원래 데이터 입력(535)을 데이터 검출기 회로(540)에 제공한다. 게다가, 원래 데이터 입력(335)은 당업계에 공지되어 있는 위상 에러 계산기 회로(550)에 제공된다. 데이터 검출기 회로(540)는, 이에 제한되지 않지만 MAP 검출기 또는 비터비 알고리즘 검출기를 포함하는 당업계에 공지된 임의의 데이터 검출기일 수 있다. 본원에 제공된 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 관하여 사용될 수 있는 다양한 데이터 검출기 회로들을 인식할 것이다. 데이터 검출 프로세스의 결과들은 데이터 검출기 회로(540)로부터 데이터 출력(545)으로 제공된다. 게다가, 데이터 출력(545)은 위상 에러 계산기 회로(550)에 제공된다. 위상 에러 계산기 회로(550)는 검출기 입력 및 검출기 출력 사이의 차이에 기반하여 샘플링 위상 에러를 식별할 수 있는 당업계에 공지되어 있는 임의의 회로일 수 있다. 위상 에러 계산기 회로(550)는 제 2 차 필터(560)에 의해서 필터링되는 위상 오프셋 값(555)을 제공하여 위상 에러값(562)을 산출한다. 위상 에러값(562)은 디지털 보간 필터(520)의 출력 시에 이상적인 신호를 산출하도록 예기되는 전체 위상 조정을 나타낸다.

위상 에러값(562)에 대응하는 위상 변화는 부분적으로 비정밀 위상 피드백 신호(575)를 제공하는 ADC 위상 선택 회로(590) 및 부분적으로 미세 위상 피드백 신호(565)를 제공하는 보간 위상 선택 회로(570)에 의해서 구현된다. ADC 위상 선택 회로(590)는 아날로그 대 디지털 변환기(510)에서 샘플링 위상을 "비정밀 단계"의 증가 시에 조정하도록 동작 가능하고, 보간 위상 선택 회로(570)는 디지털 보간 필터(520)에서 샘플링 위상을 "미세 단계"의 증가 시에 조정하도록 동작 가능하다. 각각의 샘플링 주기(T)는 다수의 비정밀 샘플링 주기들로 분할될 수 있고, 각각의 비정밀 샘플링 주기들은 다수의 미세 샘플링 주기들로 분할될 수 있다. 샘플링 분해능은 미세 샘플링 주기들 및 비정밀 샘플링 주기들의 결합에 의해서 규정된다. 본원에 제공되는 명세서에 기초하여, 당업자 중 누구라도 본 발명의 상이한 실시예들에 따라 성취될 수 있는 미세 샘플링 주기들 및 비정밀 샘플링 주기들의 다양한 결합들을 인식할 것이다.

미세 위상 피드백 신호(565)의 크기는 출력(572)으로서 저역 통과 필터 회로(580)에 제공된다. 저역 통과 필터(580)는 다수의 프로세싱된 샘플들에 대한 미세 위상 피드백 신호(565)의 평균을 계산한다. 예로서, 저역 통과 필터(580)는 40개의 연속 프로세싱된 샘플들의 현재의 평균을 유지한다. 미세 위상 피드백 신호(565)의 평균은 평균 출력(586)으로서 합산 회로(582)에 제공된다. 합산 회로(582)는 평균 출력(572)을 위상 에러값(562)에 가산하여 수정된 에러값(584)을 산출한다. 평균 출력(586)을 위상 에러값(562)에 의해 통합함으로써, 미세 위상 피드백 신호(565)와의 비교시에 비정밀 위상 피드백 신호(575)를 업데이트 할 때의 레이턴시의 차이로 인해서 미세 위상 피드백 신호(565)의 임의의 정상적인 값이 공제되어 수정된 위상 에러값(583)을 산출한다. 이와 같이, 미세 위상 피드백 신호(565)의 정상적인 값은 대략 0이다. 이는 미세 위상 피드백 신호(565)의 조정 범위를 최대화한다.

수정된 위상 에러값(583)은 비정밀 위상 피드백 신호(575)에서의 너무 많은 단계를 피하기 위해서 위상 에러의 크기를 제한하는 슬루 레이트 제한 회로(585)에 제공된다. 예를 들어, 본 발명의 어떤 실시예들에서, 비정밀 위상 피드백 신호(575)의 허용가능한 단일 단계는 하나의 비정밀 단계로 제한된다. 이와 같은 경우에, 슬루 레이트 제한 회로(585)는 수정된 위상 에러값(583)을 1.5 비정밀 단계들보다 작아지도록 감소시킨다. 그리고나서 슬루 제한값은 ADC 위상 선택 회로(590)에 슬루 제한 위상 에러값(584)으로서 제공된다.

슬루 제한 위상 에러값(584)은 슬루 제한 위상 에러값(584)에 비례하여 비정밀 피드백 신호(575)를 생성하는 ADC 위상 선택 회로(590)에 제공된다. 특히, 슬루 제한 위상 에러값(584)의 크기가 비정밀 단계의 1/2 보다 큰 경우, 비정밀 위상 피드백 신호는 보상하도록 설계된 양만큼 증가하거나 감소한다. 예를 들어, 슬루 제한 위상 에러값(584)이 비정밀 단계 × 0.8인 경우, 비정밀 위상 피드백 신호(575)는 비정밀 단계의 -0.2의 나머지 조정을 남긴 것만큼 증가한다. 다른 예로서, 슬루 제한 위상 에러값(584)이 비정밀 단계 × 1.2인 경우, 비정밀 위상 피드백 신호(575)는 비정밀 단계의 0.2의 나머지 조정을 남긴 것만큼 증가한다. 음의 위상 조정들에 있어서도 유사한 패턴이 적용된다. 예를 들어, 슬루 제한 위상 에러값(584)이 비정밀 단계 × -0.8인 경우, 비정밀 위상 피드백 신호(575)는 비정밀 단계의 0.2의 나머지 조정을 남긴 것만큼 감소한다. 다른 예로서, 슬루 제한 위상 에러값(584)이 비정밀 단계 × -1.2인 경우, 비정밀 위상 피드백 신호(575)는 비정밀 단계의 -0.2의 나머지 조정을 남긴 것만큼 감소한다.

나머지 조정은 보간 위상 선택 회로(570)에 나머지 값(592)으로서 제공된다. 보간 위상 선택 회로(570)는 나머지 값(592) 및 위상 에러값(562)의 결합에 따라 미세 위상 피드백 신호(565)를 수정하고, 출력을 미세 위상 피드백 신호(565)로서 제공한다. 다음의 의사코드는 슬루 제한 회로(585), ADC 위상 선택 회로(590), 및 보간 위상 선택 필터(570)의 결합의 동작을 나타낸다:

/* Preliminary Coarse Adjustment */

If (Modified Phase Error Value 583 > 0){

If (|Modified Phase Error Value 583| > 0.5*Coarse Step){

Coarse Phase Feedback Signal 575 = Coarse Phase Feedback Signal 575 +1;

Residual Value 592 = Modified Phase Error Value 583 - Coarse Step

}

Else {

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175;

Residual Value 592 = Modified Phase Error Value 583

}

Else {

If (|Modified Phase Error Value 583| > 0.5*Coarse Step){

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175 -1;

Residual Value 592 = Modified Phase Error Value 583 + Coarse Step

}

Else {

Coarse Phase Feedback Signal 175 = Coarse Phase Feedback Signal 175;

Residual Value 592 = Modified Phase Error Value 583

}

/* Subsequent Fine Adjustment */

If (Modified Phase Error Value 583 > 0){

If (|Modified Phase Error Value 583| > 1.5*Coarse Step){

Set Fine Feedback Signal 565 to Maximum

}

Else {

Set Fine Feedback Signal 565 to match Residual Value 592

}

Else {

If (|Updated Phase Offset Value| > 1.5*Coarse Step){

Set Fine Feedback Signal 165 to Minimum

}

Else {

Set Fine Feedback Signal 165 to match Residual Value 592

}

유사한 슬루 제한이 도 4의 데이터 프로세싱 시스템(400)에 적용될 수 있음이 주목되어야 한다.

도 6a를 참조하면, 디지털 보간을 위해 사용될 수 있는 다수의 균일 분포 샘 플들(601)이 도시된다. 샘플들은 미세 위상 분해능(603)에 의해서 분리된다. 7개의 샘플들이 도시되지만, 더 많거나 더 적은 샘플들이 본 발명의 상이한 실시예들에 관하여 사용될 수 있음이 주목되어야 한다. 이와 같은 균일 분포 샘플들은 비정밀 위상 피드백 신호의 변화가 없을 때 발생한다.

도 6b를 참조하면, 다수의 통상적 균일 분포 샘플들(605)을 도시하지만, 본 발명의 어떤 실시예들에 따른 비정밀 조정의 변화로 인한 2개의 연속 샘플들 사이의 불연속(611)을 나타낸다. 샘플들은 비정밀 조정의 변화를 스패닝(spanning)하는 샘플들을 제외하고, 통상적으로 미세 위상 분해능(607)에 의해서 분리된다. 비정밀 조정이 발생하는 경우, 샘플들은 불연속(611)을 더한 미세 위상 분해능(607)에 의해서 분리된다. 다시, 7개의 샘플들이 도시되지만, 더 많거나 더 적은 샘플들이 본 발명의 상이한 실시예들에 관하여 사용될 수 있음이 주목되어야 한다. 불연속(611)이 양으로 도시되지만, 음이 될 수 있어서 샘플들 사이의 분리는 불연속(611)의 크기를 뺀 위상 분해능(607)이 되는 것이 또한 주목되어야 한다.

도 6c를 참조하면, 비정밀 위상 조정의 변화에 의해서 생성된 불연속들에 대해 보상하도록 설계된 디지털 보간기 회로(650)가 본 발명의 다양한 실시예들에 따라 도시된다. 디지털 보간기 회로(650)는 다수의 곱셈기 회로들(696)을 포함하고, 여기서 곱셈기 회로들(696)의 수는 가능한 샘플들(693)의 수 및 미세 선택 신호들(665)의 수에 대응한다. 곱셈기 회로들(696)은 미세 선택 신호들(665)의 각각의 신호들을 샘플들(693)로 곱한다. 각각의 곱셈들의 적들은 보간된 출력(698)을 산출하기 위해서 합산 회로(697)를 사용하여 모두 합산된다. 예로서, 미세 선택 신호 들(665)은 미세 선택 신호(665d) 및 미세 선택 신호(665e), 이 둘이 0.5의 값으로 설정되고, 미세 위상 피드백 신호들(665)의 다른 경우들은 '0'의 값으로 설정되도록 확정되는 경우, 보간된 출력(698)은 샘플(603d) 및 샘플(603e)의 평균이다.

미세 선택 신호들(665)은 미세 위상 피드백 신호(656) 및 비정밀 조정 변화 신호(657)에 기반하여 값들을 제공하는 룩업테이블(665)로부터 제공된다. 비정밀 조정 변화 신호(657)는 비정밀 위상 피드백 신호의 변화의 크기 및 방향을 표시한다. 비정밀 위상 피드백 신호의 변화가 존재하지 않는 경우에(즉, 비정밀 조정 변화 신호(657)가 0인), 샘플들(693)에서 불연속은 존재하지 않는다. 이와 같으므로, 미세 선택 신호들(665)로서 제공되는 값들은 상기의 도 1b의 신호와 유사한 미세 위상 피드백 신호(656)에 대응한다.

대조적으로, 비정밀 위상 피드백 신호의 변화가 존재하는 경우에(즉, 비정밀 조정 변화 신호(657)가 0이 아닌), 샘플들(693)에 불연속이 존재할 수 있다. 불연속에 대하여 조정하기 위해서, 미세 선택 신호들(665)로서 제공되는 값들은 불연속에 대해서 조정된 미세 위상 피드백 신호(656)에 대응한다. 그러므로, 예를 들어, 미세 위상 피드백 신호(656)가 불연속이 발생하는 2개의 샘플들 사이에서 정확히 중간인 값을 선택하도록 설정되는 경우, 제공된 값들은 단순히 0.5 × 1 샘플이고 전과 같이 다른 샘플 × 0.5이지 않지만, 불연속을 고려하도록 조정된다. 불연속의 때 및 크기가 시간에 앞서서 결정될 수 있으므로, 룩업테이블(655)은 조정된 값들을 제공하기 위해서 프로그램될 수 있다.

도 7을 참조하면, 2-층 샘플링 위상 업데이트 회로를 포함하는 저장 시스 템(700)이 본 발명의 다양한 실시예들에 따라 도시된다. 저장 시스템(700)은, 예를 들어 하드 디스크 드라이브일 수 있다. 저장 시스템(700)은 통합된 2-층 샘플링 위상 업데이트 회로를 갖는 판독 채널(710)을 포함한다. 통합된 2-층 샘플링 위상 업데이트 회로는 보간 위상 및 ADC 샘플링 위상 이 둘을 수정할 수 있는 임의의 샘플링 업데이트 회로일 수 있다. 그러므로, 예를 들어, 통합된 2-층 샘플링 위상 업데이트 회로는, 이에 제한되지 않지만, 상술한 도 1, 도 3, 도 4 및 도 5에 관하여 설명된 임의의 회로일 수 있다. 게다가, 저장 시스템(700)은 인터페이스 제어기(interface controller)(720), 전치 증폭기(preamp)(770), 하드 디스크 제어기(766), 모터 제어기(768), 스핀들 모터(spindle motor)(772), 디스크 플래터(778), 그리고 판독/기록 헤드(head)(776)를 포함한다. 인터페이스 제어기(720)는 디스크 플래터(778)로의/로부터의 데이터의 어드레싱 및 타이밍을 제어한다. 디스크 플래터(778) 상의 데이터는 어셈블리가 디스크 플래터(778)에 상에 적절하게 위치될 때 판독/기록 헤드 어셈블리(776)에 의해서 검출될 수 있는 자기 신호들의 그룹으로 구성된다. 통상적인 판독 동작에서, 판독/기록 헤드 어셈블리(776)는 디스크 플래터(778) 상의 바람직한 데이터 트랙(data track) 상의 모터 제어기(768)에 의해서 정확하게 위치된다. 모터 제어기(768)는, 디스크 플래터(678)에 관하여 판독/기록 헤드 어셈블리(776)를 위치시키기도 하고 하드 디스크 제어기(766)의 지시 하에서 판독/기록 헤드 어셈블리를 디스크 플래터(778) 상의 적절한 데이터 트랙으로 이동시킴으로써 스핀들 모터(772)를 구동하기도 한다. 스핀들 모터(772)는 결정된 스핀 속도(RPM들)로 디스크 플래터(778)를 회전시킨다.

일단 판독/기록 헤드 어셈블리(778)가 적절한 데이터 트랙 부근에 위치되면, 디스크 플래터(778) 상의 데이터를 나타내는 자기 신호들은 디스크 플래터(778)가 스핀들 모터(772)에 의해서 회전할 때 판독/기록 헤드 어셈블리(776)에 의해서 감지된다. 감지된 자기 신호들은 디스크 플레터(778) 상의 자기 데이터를 나타내는 연속이며, 미소한 아날로그 신호로서 제공된다. 이 미소한 아날로그 신호는 판독/기록 헤드 어셈블리(776)로부터 전치 증폭기(770)를 통해 판독 채널 모듈(module)(764)로 이동된다. 전치 증폭기(770)는 디스크 플래터(778)로부터 액세스된 미소한 아날로그 신호들을 증폭하도록 동작 가능하다. 게다가, 전치 증폭기(770)는 디스크 플래터(778)에 기록되도록 되어 있는 판독 채널 모듈(710)로부터의 데이터를 증폭하도록 동작 가능하다. 차례대로, 판독 채널 모듈(710)은 디스크 플래터(778)에 원래 기록되어 있는 정보를 재생성하기 위해서 수신된 아날로그 신호를 디코딩하고 디지털화한다. 이 데이터는 수신 회로에 판독 데이터(703)로서 제공된다. 기록 동작은 판독 채널 모듈(710)에 기록 데이터(701)가 제공되므로 이전의 판독 동작의 실질적으로 반대 동작이다. 그리고나서 이 데이터는 디스크 플래터(778)에 인코딩(encoding)되고 기록된다.

도 8을 참조하면, 본 발명의 하나 이상의 실시예들에 따라 2-층 샘플링 위상 업데이트 회로를 구비한 수신기(820)를 포함하는 통신 시스템(800)이 도시된다. 통신 시스템(800)은 당업계에 공지된 바와 같은 전송 매체(830)를 통해서 인코딩된 정보를 송신하도록 동작 가능한 전송기를 포함한다. 인코딩된 데이터는 수신기(820)에 의해서 전송 매체(830)로부터 수신된다. 수신기(820)는 감소된 레이턴시 데이터 검색 시스템을 통합한다. 통합된 2-층 샘플링 위상 업데이트 회로는 보간 위상 및 ADC 샘플링 위상 이 둘을 정정할 수 있는 임의의 샘플링 업데이트 회로일 수 있다. 그러므로, 예를 들어, 통합된 감소된 레이턴시 데이터 검색 시스템은, 이에 제한되지 않지만, 상술한 도 1, 도 3, 도 4 및 도 5에 관하여 설명된 임의의 시스템일 수 있다.

결론으로서, 본 발명은 데이터 검출 피드백 루프에서 샘플링 위상을 업데이트하는 새로운 시스템들, 디바이스들, 방법들 및 배열들을 제공한다. 본 발명의 하나 이상의 실시예들의 상세한 설명이 제공될지라도, 다양한 변형들, 변경들 및 등가물들은 본 발명의 정신을 변화시키지 않고 당업자에게 명확할 것이다. 그러므로, 상술한 설명은 본 발명의 범위를 제한하는 것으로서 채택되지 않아야 하고, 부가된 청구항들에 의해서 규정된다.

도 1a는 본 발명의 하나 이상의 실시예들에 따라 2-층 샘플링 위상 업데이트 회로를 도시한 도면.

도 1b는 본 발명의 상이한 실시예들에 관해서 사용될 수 있는 예시적인 디지털 보간기 회로를 도시한 도면.

도 2는 본 발명의 다양한 실시예들에 따라 업데이트된 2개의 샘플링 위상들에 대한 본 발명의 어떤 실시예들에 따른 방법을 도시한 흐름도.

도 3은 본 발명의 어떤 실시예들에 따라 2-층 샘플링 위상 업데이트 회로를 포함하는 데이터 프로세싱 시스템을 도시한 도면.

도 4는 본 발명의 어떤 실시예들에 따라 2-층 샘플링 위상 업데이트 회로를 포함하는 다른 데이터 프로세싱 시스템을 도시한 도면.

도 5는 본 발명의 어떤 실시예들에 따라 2-층 샘플링 위상 업데이트 회로를 포함하는 다른 데이터 프로세싱 시스템을 도시한 도면.

도 6a는 디지털 보간을 위해서 사용되는 다수의 균일 분포 샘플들을 도시한 도면.

도 6b는 다수의 통상적 균일 분포 샘플들을 도시하지만, 본 발명의 어떤 실시예들에 따른 비정밀 조정의 변화로 인한 불연속을 나타내는 도면.

도 6c는 본 발명의 다양한 실시예들에 따라 비정밀 위상 조정의 변화에 의해서 생성된 비연속들에 대해 보상하도록 설계된 디지털 보간기 회로를 도시한 도면.

도 7은 본 발명의 다양한 실시예들에 따라 감소된 레이턴시 검색 시스템을 포함하는 저장 시스템을 도시한 도면.

도 8은 본 발명의 하나 이상의 실시예들에 따라 감소된 레이턴시 검색 시스템을 포함하는 통신 시스템을 도시한 도면.