【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータを搭載する情報機器に係り、特に業務の省力化に好適なＯＡ(Office Automation)機器とＦＡ(Factory Automati
on)機器に関する。

【０００２】

【従来の技術】従来のマイクロコンピュータは、例えば雑誌インタフェ−ス１９９３年２月号に記載の如く、マイクロコンピュータに内蔵されたＣＰＵに演算パイプラインと命令パイプラインを設け、内部の動作を並列化している。 演算パイプラインは各デ−タ演算の過程を複数のステ−ジに分割して、複数の演算回路が各ステ−ジを演算する。 このため、配列演算つまり整数と固定小数点実数および浮動小数点実数などあるデータ形式が同一で数値が異なるデ−タに同じ演算を繰り返す場合、当該デ−タ演算の最終ステ−ジが終了する以前に、次デ−タ演算の先頭ステ−ジを開始できるので、各演算回路の間で演算途中のデ−タが途切れなく流れる。

【０００３】しかし、整数と固定小数点実数および浮動小数点実数など異なるデータ形式が混在するデ−タを演算する場合、各デ−タのデータ形式によってステ−ジ数も異なるので、任意のステ−ジにて一方の演算途中のデ−タが入力されてから他方の演算途中のデ−タが入力されるまで、各演算回路は待ち状態にあり非実働時間が発生するので回路の動作効率が低下する。

【０００４】命令パイプラインは、各命令の実行過程を複数のステ−ジに分割して、複数の命令回路で各ステ−
ジを実行する。 このため転送命令などの非分岐命令を連続して実行する場合、当該命令の最終ステ−ジが終了する以前に、次命令の先頭ステ−ジを開始できるので、各命令回路の間で実行途中の命令が途切れなく流れる。 しかし、コ−ルとジャンプおよびブランチなどの分岐命令を実行する場合、先頭ステ−ジから実行中の次命令が無効となり、分岐先の命令をメモリからマイクロコンピュータへ転送しＣＰＵが実行するまで、各命令回路は待ち状態にあり非実働時間が発生するので回路の動作効率が低下する。

【０００５】また従来のマルチＣＰＵシステムは、例えばインタフェ−ス１９９３年２月号に記載の如く、シングルＣＰＵシステムにＣＰＵ搭載ボ−ドとモニタ・プログラムを追加している。 シングルＣＰＵシステムとＣＰ
Ｕ搭載ボ−ドは、互いに独立にジョブつまり市販ソフトウェアを実行するが、入出力動作に伴い入出力装置にアクセスする。 同アクセスが同時に起こると障害が発生するので、モニタ・プログラムがシングルＣＰＵシステムとＣＰＵ搭載ボ−ドの同期をとる。 その同期方法は、両ＣＰＵに通信モジュ−ルとバス・スイッチおよび共有メモリが無いことから、２ポ−トＲＡＭを介在させてバスを接続する密結合型である。 このため、同アクセスが同時に起こった場合、一方の同アクセスが終了するまで、
他方の同アクセスを待たせるので、無駄時間が発生する。 したがって、入出力動作の多いジョブを並列に実行させると、処理速度がシングルＣＰＵシステムより低下することがある。

【０００６】更に従来のコンピュ−タ・ネットワ−クは、例えばインタフェ−ス１９９３年２月号に記載の如く、電子メイル発信と電子ニュ−ス配送およびファイル検索によって、分散している情報の共有に要する事務を省力化している。 このコンピュ−タ・ネットワ−クで加入するワークステーションが増加すると電子メイル発信と電子ニュ−ス配送およびファイル検索に伴うフレ−ムの送受信も増加するので、幹線に位置するサ−バにてフレ−ム中継に関する経路制御の量も増加する。 同制御量がピ−クに達した場合にサ−バの処理能力が不足すると、当フレ−ムを制御中に次フレ−ムの中継が開始されるため、一方のフレ−ムがサ−バ内で消失することがある。 したがって、サ−バの処理能力によって、コンピュ−タ・ネットワ−クに加入するワークステーションの台数が制限される。

【０００７】

【発明が解決しようとする課題】上述した従来のマイクロコンピュータは、内部動作の並列化による動作効率の低下についての配慮がされておらず、ジョブつまり市販ソフトウェア内の演算と分岐命令の実行による回路の非動作時間が増加するという問題があった。

【０００８】本発明はジョブ内の演算と分岐命令の実行による回路の非動作時間を圧縮し動作効率の向上を図ったマルチＣＰＵシステム用マイクロコンピュータを提供することを目的とする。

【０００９】また上述した従来のマルチＣＰＵシステムは、ジョブつまり市販ソフトウェアの入出力動作の頻度によっては処理速度が低下することについての配慮がされておらず、ジョブを並列に実行させる場合に無駄時間が発生するという問題があった。

【００１０】本発明は、ジョブの入出力動作の頻度に関わらず、無駄時間を圧縮し処理速度の向上を図ったマルチＣＰＵシステムを提供することを目的とする。

【００１１】更に上述した従来のコンピュ−タ・ネットワ−クは、各サ−バでの経路制御量についての配慮がなされておらず、加入するワークステーションの台数が制限されるという問題があった。

【００１２】本発明は、ネットワークの経路制御の負荷をネットワ−クの幹線に位置する各サ−バに均等に割り当て、加入するワークステーションの台数を無制限とすることができるマルチＣＰＵネットワークを提供することを目的とする。

【００１３】

【課題を解決するための手段】上記マルチＣＰＵシステム用マイクロコンピュータの目的は、マルチＣＰＵシステムにて必要な通信モジュ−ルと共有メモリおよびバス・スイッチを設けて、他のマルチＣＰＵシステム用マイクロコンピュータと同期しながら連動することから、ジョブ内の異なるデータ形式のデータが混在するデ−タ演算を同一のデータ形式のデ−タ演算に分類して各マイクロコンピュータで分担して実行し、かつジョブ内の分岐から定まるル−チン群を分割して各マイクロコンピュータで分担して実行することによって、達成される。

【００１４】上記疎結合密結合併用型マルチＣＰＵシステムの目的は、ジョブの入出力動作の頻度に応じて、マイクロコンピュータ間の同期方法にバス接続による密結合型に加えて通信経路接続による疎結合型を併用して、
入出力動作に伴う入出力装置へのアクセス待ちの回数を低減することにより、達成される。

【００１５】上記階層構造マルチＣＰＵネットワ−クの目的は、幹線にあるサ−バ群に階層構造を設けて、各階層でのサ−バが制御する経路の範囲を限定することにより、達成される。

【００１６】

【作用】上記構成のマルチＣＰＵシステム用マイクロコンピュータに設ける通信モジュ−ルは、従来技術の通信装置と同様に動作する。 それによって、従来の通信プロトコルを流用できるので、ＣＰＵ間の同期に必要なデ−
タを従来の通信デ−タと同様に扱える。

【００１７】マルチＣＰＵシステム用マイクロコンピュータに設ける共有メモリは、従来の内蔵メモリと同様に動作する。 それによって、共有メモリにアクセスするプログラムを従来のプログラムと同様に記述できる。

【００１８】マルチＣＰＵシステム用マイクロコンピュータに設けるバス・スイッチは、従来のボ−ド上ア−ビタに関連して動作する。 それによって、密結合マルチＣ
ＰＵシステムでの共有メモリへのアクセスにはバス・スイッチの制御とア−ビタの調停が働くので、プログラムでバス・スイッチ制御とアクセス調停を記述する必要はない。

【００１９】本発明のマルチＣＰＵ用マイクロコンピュータによれば、ジョブ内の異なるデータ形式のデ−タ演算を各マイクロコンピュータでのタスク内の同一データ形式のデ−タ演算に替え、ジョブ内の分岐を各マイクロコンピュータでのタスク間の分岐に替えられるので、各マイクロコンピュータ内蔵のＣＰＵにおいて演算と分岐から発生する回路の非動作時間を圧縮できるため、回路の動作効率が向上する。

【００２０】本発明の疎結合密結合併用型マルチＣＰＵ
システムによれば、ジョブ間のデ−タ転送の頻度に基づいて、各マイクロコンピュータ間の同期方法を疎結合型または密結合型のいずれかを選択できるため入出力動作の競合での無駄時間を圧縮できるので、ジョブの内容に関わらず処理速度を向上させることから、従来技術にて限定されていた応用分野を汎用にまで拡張することができる。

【００２１】本発明の階層構造マルチＣＰＵネットワ−
クによれば、上位にあるサ−バが制御する経路の範囲が単数のリング状通信経路に限定できるので、各サ−バの能力不足によるフレ−ムの消失がなく加入するＷＳの台数が無制限とすることができ、従来技術で拡張できないネットワ−クの上位にリング状通信経路を設けて、他のネットワ−クと統合できるので、ネットワ−クの管理と運用に関する費用を節約することができる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明する。 図１及び図２は本発明に係るマルチＣＰＵシステム用マイクロコンピュータの一実施例を示し、図３及び図４は本発明に係る疎結合型密結合型マルチＣＰＵシステムの一実施例を示し、更に図５及び６は本発明に係る階層構造のマルチＣＰＵネットワ−クの一実施例をそれぞれ示している。

【００２３】図１には本発明に係るマルチＣＰＵシステム用マイクロコンピュータの一実施例の構成が示されている。 本発明に係るマイクロコンピュータ１０は、通信モジュ−ル１６とバス・スイッチ１８および共有メモリ２０を内蔵することを特徴としている。 同図においてＣ
ＰＵ１１には従来技術における命令パイプラインと演算パイプラインが内蔵されており、ＲＯＭ１２には電源投入直後に実行するプログラムが格納されている。

【００２４】またＲＡＭ１３は電源投入直後に実行するプログラムが使用し、周辺モジュ−ル１４はタイマとＤ
ＭＡＣ（Direct Memory Access Controller)などの回路から構成されている。

【００２５】ロ−カル・バス１５はマイクロコンピュータ１０の内部動作にて使用され、通信モジュ−ル１６と通信経路１７は通信経路接続による疎結合型マルチＣＰ
Ｕシステムにて使用される。

【００２６】更にバス・スイッチ１８と共有バス１９および共有メモリ２０はバス接続による密結合型マルチＣ
ＰＵシステムにて使用され、プログラマブル・デコ−ダ２１は共有メモリ２０のアドレスを指定するのに使用され、ア−ビトレ−ション・ライン２２は密結合型マルチＣＰＵシステムにてボ−ド上のア−ビタとＣＰＵ１１との間で他のマイクロコンピュータ１０とのアクセス競合を調停する際に使用される。

【００２７】疎結合型マルチＣＰＵシステムでの通信モジュ−ル１６と通信経路１７は、従来のコンピュ−タ・
ネットワ−クでの通信装置と同様に動作し、本実施例での通信デ−タは各マイクロコンピュータ１０間の同期を図るためのコマンドとレスポンスから成る。

【００２８】また、従来の通信制御手順つまりＨＤＬＣ
(High Level Data Link Control Procedure)での不平衡型デ−タリンクでのマルチポイントに各マイクロコンピュータ１０を当てることによって、各マイクロコンピュータ１０間の同期を図る。

【００２９】密結合型マルチＣＰＵシステムでのバス・
スイッチ１８と共有バス１９および共有メモリ２０は、
従来のシステムでのバスに介在させる２ポ−トＲＡＭと同等な機能を担う。 共有メモリ２０には各マイクロコンピュータ１０間で共有するプログラムとデ−タが格納される。 各マイクロコンピュータ１０のＣＰＵ１１が共有メモリ２０のアドレスを出力すると、プログラマブル・
デコ−ダ２１とア−ビトレ−ション・ライン２２が連動してアクセス競合を調停した後に、バス・スイッチ１８
がロ−カル・バス１５と共有バス１９を接続する。

【００３０】また、ＣＰＵ１１がＲＡＭ１３、周辺モジュ−ル１４および通信モジュ−ル１６のアドレスを出力している間、バス・スイッチ１８がロ−カル・バス１５
と共有バス１９を分離しておく。 なお、アクセス競合の調停には、従来の技術においてプライオリティ方式、シングルレベル方式、ラウンドロビン方式、固定優先順位方式および階層回転優先方式などがある。

【００３１】電源投入直後またはリセット直後に、マルチＣＰＵシステム用マイクロコンピュータ１０内蔵のＣ
ＰＵ１１はロ−カル・バス１５を介してＲＯＭ１２に格納してあるプログラムを実行し始める。 同プログラムの記述によりＣＰＵ１１はＲＡＭ１３を初期化し、周辺モジュ−ル１４を使用可能とすると共に、通信モジュ−ル１６を起動し、共有メモリ２０のアドレスをプログラマブル・デコ−ダ２１に指定する。 そしてＣＰＵ１１は、
通信経路１７を介して他のマルチＣＰＵシステム用マイクロコンピュータ１０に同期した後に、ア−ビトレ−ション・ライン２２を介してバス・スイッチ１８を制御し、外付けア−ビタでアクセス競合を調停し、共有バス１９を介して共有メモリ２０を初期化し、フロッピ−・
ディスクまたはハ−ド・ディスクに格納してあるＯＳ
（Operating System）を共有メモリ２０に転送する。

【００３２】各マイクロコンピュータ１０の内、特定のマイクロコンピュータ１０がＯＳが実行するに伴い、ジョブつまり市販ソフトウェアはフロッピ−・ディスクまたはハ−ド・ディスクから共有メモリ２０に転送される。 ここでＯＳはアイ・イ−・イ−・イ−，トランス．
コンピュ−ト． （ＩＥＥＥ，Ｔｒａｎｓ．Ｃｏｍｐｕ
ｔ． ），Ｃ３３，１１，Ｎｏｖ． １９７６に記載のＣＰ
／ＭＩＳＦ（Critical Path / Most Immediate Success
or First ）などの手順によって、ジョブを分岐から定まるル−チン群毎に分類し、デ−タのデータ形式毎にも分類して、各マイクロコンピュータ１０に分担する。

【００３３】ＯＳによって分類され、各マイクロコンピュータ１０が分担するジョブは、タスクとして扱う。 タスクは、各マイクロコンピュータ１０内蔵のＲＯＭ１２
に格納してあるプログラムによって各マイクロコンピュータ１０内蔵のＲＡＭ１３に転送されて、各マイコン１
０内蔵のＣＰＵ１１によって実行される。 したがって、
各ＣＰＵ11が実行するタスクでの分岐の回数はジョブよりも少ないので、分岐による命令パイプラインの非実働時間は圧縮される。

【００３４】また、各ＣＰＵ１１が実行するタスクでのデ−タ演算はジョブよりもデータ形式の同じ場合が多いので、演算パイプラインの非実働時間は圧縮される。

【００３５】図２は、本発明に係るマルチＣＰＵシステム用マイクロコンピュータ１０のメモリ・マップを示す。 このメモリ・マップはマイクロコンピュータ１０内蔵のＣＰＵ１１がリ−ドまたはライト可能なアドレス空間を示す。 同図においてアドレス空間３０は、マイクロコンピュータ１０の内部動作にてＣＰＵ１１がロ−カル・バス１５を介してアクセスするロ−カル・アドレス空間３０Ａと、密結合型マルチＣＰＵシステムにて各マイコン１０が共有バス１９を介してアクセスするコモン・
アドレス空間３０Ｂとから成る。

【００３６】ロ−カル・アドレス空間３０Ａは、ロ−カルＲＯＭエリア３２と、ロ−カルＲＡＭエリア３３とロ−カルＩ／Ｏエリア３４とから成る。

【００３７】ロ−カルＲＯＭエリア３２にＲＯＭ１２を割り当て、ロ−カルＲＡＭエリア３３にＲＡＭ１３を割り当て、ロ−カルＩ／Ｏエリア３４に周辺モジュ−ル１
４と通信モジュ−ル１６およびプログラマブル・デコ−
ダ２１を割り当てる。

【００３８】コモン・アドレス空間３０Ｂには、コモンＲＡＭエリア３５〜３７とコモンＩ/Ｏエリア３８がある。 コモンＲＡＭエリア３５〜３７の内、内部コモンＲ
ＡＭエリア３５に自マルチＣＰＵシステム用マイクロコンピュータ１０内蔵の共有メモリ２０を割り当て、外部コモンＲＡＭエリア３６に他マルチＣＰＵシステム用マイクロコンピュータ１０内蔵の共有メモリ２０を割り当て、拡張コモンＲＡＭエリア３７に外付け拡張メモリを割り当てる。 なお、コモンＩ／Ｏエリア３８に外付けＩ
／Ｏ装置を割り当てる。

【００３９】図３には、本発明に係る疎結合密結合併用型マルチＣＰＵシステムの構成が示されている。 同図においてマルチＣＰＵシステム４０は、各タスク間の入出力動作の頻度に基づいて、各マルチＣＰＵ用マイクロコンピュータ１０間の同期方法を疎結合型か密結合型のいずれかを選択可能であることを特徴とする。

【００４０】疎結合型の同期方法は、通信経路１７でのデ−タ伝送で各マイクロコンピュータ１０間の同期を図るが、大量のデ−タ伝送に要する時間が長大なので、本実施例では各タスクの入出力動作に伴うＩ／Ｏ装置４５
へのアクセスでの同期方法とする。

【００４１】また密結合型の同期方法は、共有バス１９
とア−ビトレ−ション・ライン２２でのデ−タ転送で各マイクロコンピュータ１０間の同期を図るが、アクセス競合の調停に要する時間が長大なので、本実施例では各タスクの共有デ−タの演算に伴う共有メモリ２０と拡張メモリ４４へのアクセスでの同期方法とする。

【００４２】同図に示す発振器４１はマルチＣＰＵシステム４０に搭載されている各デバイスにクロックを供給する。

【００４３】クロック・ジェネレ−タ４２はマルチＣＰ
Ｕシステム４０に搭載されている各マルチＣＰＵシステム用マイクロコンピュータ１０に供給するクロックの位相をそろえ、クロック・ライン４３を介して各マイクロコンピュータ１０へクロックを伝送する。

【００４４】拡張メモリ４４は必要に応じて共有メモリ２０の容量を増加させる。 Ｉ／Ｏ装置４５はキ−・ボ−
ド、ＣＲＴ、フロッピ−・ユニット、プリンタ等から構成されている。

【００４５】ア−ビタ４６はア−ビトレ−ション・ライン２２を介して各マイクロコンピュータ１０と接続されており、各マイクロコンピュータ１０のアクセス競合を調停する。

【００４６】各マルチＣＰＵシステム用マイクロコンピュータ１０は、通信経路１７、共有バス１９およびア−
ビトレ−ション・ライン２２で結合されている。 ア−ビトレ−ション・ライン２２には、ＣＰＵ１１が出力するリクエスト信号と、ア−ビタ４６が出力するアクノリッヂ信号および、ＣＰＵ１１が出力するビジィ信号が出力されるようになっている。 共有バス１９には、拡張メモリ４４とＩ／Ｏ装置４５をが接続されている。

【００４７】各マイクロコンピュータ１０が実行するタスクが共有メモリ２０、拡張メモリ４４およびＩ／Ｏ装置４５にアクセスする際にア−ビタ４６によるアクセス競合の調停が働く。 ここで、各タスクの内、特定のマイクロコンピュータ１０でのタスクがＩ／Ｏ装置４５にアクセスし、他のマイクロコンピュータ１０におけるタスクは通信経路１７を介して特定のマイクロコンピュータ１０でのタスクとＩ／Ｏ装置４５に関するデ−タを送受信する。 このため、ア−ビタ４６によるアクセス競合の調停は、共有メモリ２０と拡張メモリ４４に対するアクセスに限定される。 したがって、共有メモリ２０と拡張メモリ４４はＩ／Ｏ装置４５より高速に動作するため、
アクセス競合の調停に伴うアクセス待ち時間つまり無駄時間は圧縮される。

【００４８】図４は、本発明に係る疎結合密結合併用型マルチＣＰＵシステム４０でのソフトウェアを示す。 Ｒ
ＯＭ１２には、ＩＳ（Initial System）５０とＣＩＯＳ
（Core I/O System)５１およびＥＳＳ（Emulator & Syn
chronizer System)５２を格納しておく。

【００４９】また共有メモリ２０には、ＭＴＯＳ（Mult
i Task Operating System)５３及びＴＡＳＫ５５を格納する。 ＪＯＢ５４Ａ、５４Ｂは、Ｉ／Ｏ装置４５の内、フッロピ−・ディスクまたはハ−ド・ディスクに格納しておく。

【００５０】電源投入直後またはリセット直後から、Ｉ
Ｓ５０がマルチＣＰＵシステム用マイクロコンピュータ１０内蔵のＲＡＭ１３、周辺モジュ−ル１４、通信モジュ−ル１６およびプログラマブル・デコ−ダ２１を初期化する。 その後に、ＥＳＳ５２が通信経路１７を介して各マイクロコンピュータ１０間の同期を図り、ア−ビトレ−ション・ライン２２でバス・スイッチ１８を制御し、ア−ビタ４６でアクセス競合を調停し、共有バス１
９を介して共有メモリ２０と拡張メモリ４４を初期化し、フロッピ−・ディスクまたはハ−ド・ディスクに格納してあるＭＴＯＳ５３を共有メモリ２０に転送する。

【００５１】各マイクロコンピュータ１０のＥＳＳ５２
が同期を図るに伴い、各マイクロコンピュータ１０の内、特定のマイクロコンピュータ１０がＭＴＯＳ５３を実行する。 ＭＴＯＳ５３がＥＳＳ５２をサブル−チンとして使用するに伴い、ＪＯＢ５４Ａ、５４Ｂはフロッピ−・ディスクまたはハ−ド・ディスクから共有メモリ２
０に転送される。 ＪＯＢ５４Ａ、５４ＢはＭＴＯＳ５３
によって、分岐から定まるル−チン群毎に分類され、デ−タの形式毎にも分類されて、各マイクロコンピュータ１０に分担される。

【００５２】分類されたＪＯＢ５４つまりＴＡＳＫ５５
は、各マイクロコンピュータ１０内蔵のＲＯＭ１２に格納してあるＥＳＳ５２によって各マイクロコンピュータ１０内蔵のＲＡＭ１３に転送されて、各マイクロコンピュータ１０内蔵のＣＰＵ１１によって実行される。

【００５３】各ＴＡＳＫ５５での入出力動作に関するデ−タはＥＳＳ５２によって、通信経路１７を介して、Ｍ
ＴＯＳ５３を実行する特定のマイクロコンピュータ１０
と送受信される。 なお、周辺モジュ−ル１４と通信モジュ−ル１６およびＩ／Ｏ装置４５の制御ルーチンから成るＣＩＯＳ５１は、各ソフトウェアのサブル−チンとして、使用される。

【００５４】図５には本発明に係る階層構造のマルチＣ
ＰＵネットワ−クの構成が示されている。 本発明に係る階層構造マルチＣＰＵネットワ−ク７０は、加入するワークステーション７２の台数が無制限であることを特徴としている。 同図において５段階設けてある階層構造にて、各階層毎にリング状通信経路１７で疎結合密結合併用型マルチＣＰＵシステム４０を結合して各層マルチＣ
ＰＵネットワ−ク７１を構成している。

【００５５】最上位から４段階下位までの各層マルチＣ
ＰＵネットワ−ク７１にて結合するマルチＣＰＵシステム４０は層間サ−バ７３または各層サ−バ７４として使用する。 最下位の各層マルチＣＰＵネットワ−ク７１にて結合するマルチＣＰＵシステム４０はワークステーション７２またはリング間サ−バ７５として使用する。 なお、各マルチＣＰＵシステム４０でのフレ−ム送受信は、ＯＳＩ基本参照モデル（Open System Interconecti
on Basic Reference Model :ＩＳＯ標準規格ＩＳ７４９
８）に規定のコネクションに準拠する。

【００５６】また、各層のリング状通信経路１７にあるサ−バの内、リング間サ−バ７５が制御する経路は隣接するリング状通信経路１７に限り、層間サ−バ７３が制御する経路は上位にあるリング状通信経路１７に限り、
各層サ−バ７４が制御する経路は下位にあるリング状通信経路１７に限る。 このため、ＯＡ機器またはＦＡ機器に使用するワークステーション７２から送信されるフレ−ムの中継に関するネットワークの経路制御の負荷は、
各サ−バに均等に割り当てられる。 したがって、同負荷は特定のサ−バに集中しないので、サ−バの処理能力が不足することがなく、サ−バでの中継にフレ−ムの消失は起こらない。

【００５７】本実施例では、ネットワークの幹線にあるサ−バ群にて５段階設けてある階層構造を、郵便に記載する住所に対応させている。 各層マルチＣＰＵネットワ−ク７１を国レベル、県レベル、市レベル、区レベルおよび町レベルに対応させ、ワークステーション７２を所帯に対応させ、層間サ−バ７３を郵便ポスト対応させ、
各層サ−バ７４を郵便局に対応させている。

【００５８】なお、リング間サ−バ７５も郵便ポスト対応させているが、リング間サ−バ７５はワークステーション７２の台数が多くなり１本のリング状通信経路１７
に接続しきれなくなった場合に使用し、隣接するリング状通信経路１７に追加のワークステーション７２を接続する。 あるいは、上位の各層マルチＣＰＵネットワ−ク７１に各層サ−バ７４を追加し、最下位の各層マルチＣ
ＰＵネットワ−ク７１に追加のワークステーション７２
を接続する。 このため、本実施例では加入するワークステーション７２は無制限に追加可能である。

【００５９】図６は本発明の階層構造マルチＣＰＵネットワ−ク７０でのアドレスを示す。 階層化アドレス８０
は、階層構造マルチＣＰＵネットワ−ク７０に接続する全ワークステーション７２の内から１台または複数台のワークステーション７２を指定する。 そのため階層化アドレス８０は、各ワークステーション７２が電子メイル発信と電子ニュ−ス配送およびファイル検索に伴うフレ−ムの送受信を行う時に使用する。

【００６０】また、層間サ−バ７３とリング間サ−バ７
５および各層サ−バ７４がフレ−ムを中継する場合にも使用する。

【００６１】アドレス・タイプ８１は階層化アドレス８
０の種類を指定する。 階層化アドレス８０の種類は、フレ−ムを送信する自ワークステーション７２からフレ−
ムを受信する他ワークステーション７２までの距離で定まる。 他ワークステーション７２が自ワークステーション７２と同じ町レベルまたは隣接する町レベルにあれば、町レベルのアドレス宣言子８５を１として、他のアドレス宣言子８５を０としておき、町レベルの各層アドレス８２に他ワークステーション７２のリング番号８３
とノ−ド番号８４を指定する。 他ワークステーション７
２が自ワークステーション７２と異なる町レベルにあれば、町レベルと区レベルのアドレス宣言子８５を１として、他のアドレス宣言子８５を０としておき、町レベルの各層アドレス８２に他ワークステーション７２のリング番号８３とノ−ド番号８４を指定し、区レベルの各層アドレス８２にてリング番号８３を自の区レベルのリング状通信経路１７の番号としノ−ド番号８４を他の町レベルの層間サ−バ７３に接続している区レベルの各層サ−バ７４の番号とする。

【００６２】自ワークステーション７２が同じリング状通信経路１７に接続している他のワークステーション７
２に電子メイルを発信する場合、アドレス・タイプ８１
にて、町レベルのアドレス宣言子８５を１として、他のアドレス宣言子８５を０としておく。 また、各層アドレス８２にて、リング番号８３を同じリング状通信経路１
７の番号とし、ノ−ド番号８４を発信先のワークステーション７２の番号として、他のワークステーション７２
を指定する。 この階層化アドレス８０で発信された電子メイルはリング状通信経路１７を一巡する間に他のワークステーション７２に受信され、層間サ−バ７３とリング間サ−バ７５に中継されない。

【００６３】自ワークステーション７２が隣接するリング状通信経路１７に接続している他のワークステーション７２に電子メイルを発信する場合、アドレス・タイプ８１にて、町レベルのアドレス宣言子８５を１として、
他のアドレス宣言子８５を０としておく。 また、各層アドレス８２にて、リング番号８３を隣接するリング状通信経路１７の番号とし、ノ−ド番号８４を発信先のワークステーション７２の番号とし、他のワークステーション７２を指定する。 このアドレス８０で発信された電子メイルはリング状通信経路１７を一巡する間にリング間サ−バ７５に中継され、隣接するリング状通信経路１７
に接続している他のワークステーション７２に受信され、層間サ−バ７３に中継されない。

【００６４】自ワークステーション７２が他の町のリング状通信経路１７に接続している他のワークステーション７２に電子メイルを発信する場合、アドレス・タイプ８１にて、区レベルと町レベルのアドレス宣言子８５を１として、他のアドレス宣言子８５を０としておく。 また、区レベル各層アドレス８２にて、リング番号８３を自の区レベルのリング状通信経路１７の番号とし、ノ−
ド番号８４を他の町レベルの層間サ−バ７３に接続している区レベルの各層サ−バ７４の番号とする。 町レベル各層アドレス８２にて、リング番号８３を他の町のリング状通信経路１７の番号とし、ノ−ド番号８４を発信先のワークステーション７２の番号とし、他のワークステーション７２を指定する。 このアドレス８０で発信された電子メイルはリング状通信経路１７を一巡する間に層間サ−バ７３によって区レベルのリング状通信経路１７
へ中継される。 そして、この電子メイルは区レベルのリング状通信経路１７を一巡する間に、他の町の層間サ−
バ７３に接続している区レベルの各層サ−バ７４によって他の町のリング状通信経路１７へ中継される。 さらに、この電子メイルは他の町のリング状通信経路１７を一巡する間に、他のワークステーション７２に受信される。

【００６５】

【発明の効果】本発明のマルチＣＰＵ用マイクロコンピュータコンによれば、ジョブ内の異なるデータ形式のデ−タ演算を各マイクロコンピュータでのタスク内の同一データ形式のデ−タ演算に替え、ジョブ内の分岐を各マイクロコンピュータでのタスク間の分岐に替えられるので、各マイクロコンピュータ内蔵のＣＰＵにおいて演算と分岐から発生する回路の非動作時間を圧縮できるため、回路の動作効率が向上する。 この結果、同水準の性能を実現するためのクロックを従来技術より低速とできるので、回路の発熱量が減少し、したがって冷却装置を小型化することができ、回路の電磁輻射量が減少するためシ−ルドを簡略化することができるという効果がある。

【００６６】また本発明の疎結合密結合併用型マルチＣ
ＰＵシステムによれば、ジョブ間のデ−タ転送の頻度に基づいて、マイクロコンピュータ間の同期方法を疎結合型または密結合型のいずれかを選択できるため入出力動作の競合での無駄時間を圧縮できるので、ジョブの内容に関わらず処理速度を向上させることができ、従来技術にて限定されていた応用分野を汎用にまで拡張することができるという効果がある。

【００６７】更に本発明の階層構造マルチＣＰＵネットワ−クによれば、上位にあるサ−バが制御する経路の範囲が単数のリング状通信経路に限定できるので、各サ−
バの能力不足によるフレ−ムの消失がなく加入するワークステーションの台数を無制限にすることができ、従来技術にて拡張できないネットワ−クの上位にリング状通信経路を設けて、他のネットワ−クと統合できるので、
ネットワ−クの管理と運用に関する費用を節約することができるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るマルチＣＰＵシステム用マイクロコンピュータの構成を示すブロック図である。

【図２】本発明に係るマルチＣＰＵシステム用マイクロコンピュータのメモリ・マップを示す説明図である。

【図３】本発明に係る疎結合密結合併用型マルチＣＰＵ
システムの構成を示すブロック図である。

【図４】本発明に係る疎結合密結合併用型マルチＣＰＵ
システムのソフトウェアを示す説明図である。

【図５】本発明に係る階層構造のマルチＣＰＵネットワ−クの接続状態を示す構成図である。

【図６】本発明に係る階層構造のマルチＣＰＵネットワ−クにおける通信に用いられるアドレスの内容を示す説明図である。

【符号の説明】

１０ マルチＣＰＵシステム用マイクロコンピュータ １１ ＣＰＵ １２ ＲＯＭ １３ ＲＡＭ １４ 周辺モジュ−ル １５ ロ−カル・バス １６ 通信モジュ−ル １７ 通信経路 １８ バス・スイッチ １９ 共有バス ２０ 共有メモリ ２１ プログラマブル・デコ−ダ ２２ ア−ビトレ−ション・ライン ３０ アドレス空間 ３０Ａ ロ−カル・アドレス空間 ３２ ロ−カルＲＯＭエリア ３３ ロ−カルＲＡＭエリア ３４ ロ−カルＩ／Ｏエリア ３０Ｂ コモン・アドレス空間 ３５ 内部コモンＲＡＭエリア ３６ 外部コモンＲＡＭエリア ３７ 拡張コモンＲＡＭエリア。 ３８ 拡張コモンＩ／Ｏエリア ４０ 疎結合密結合併用型マルチＣＰＵシステム ４１ 発振器 ４２ クロック・ジェネレ−タ ４３ クロック・ライン ４４ 拡張メモリ ４５ Ｉ／Ｏ装置 ４６ ア−ビタ ５０ ＩＳ（Initial Sysyem） ５１ ＣＩＯＳ（Core Ｉ／Ｏ System） ５２ ＥＳＳ（Emulator & Synchronizer System） ５３ ＭＴＯＳ（Multi Task Operating System) ５４Ａ ＪＯＢ ５４Ｂ ＪＯＢ ５５ ＴＡＳＫ ７０ 階層構造マルチＣＰＵネットワ−ク ７１ 各層マルチＣＰＵネットワ−ク ７２ ワークステーション ７３ 層間サ−バ ７４ 各層サ−バ ７５ リング間サ−バ ８０ 階層化アドレス ８１ アドレス・タイプ ８２ 各層アドレス ８３ リング番号 ８４ ノ−ド番号 ８５ アドレス宣言子