半导体结构以及半导体结构的形成方法 |
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| 申请号 | CN201610692196.4 | 申请日 | 2016-08-18 | 公开(公告)号 | CN106430078A | 公开(公告)日 | 2017-02-22 |
| 申请人 | 上海华虹宏力半导体制造有限公司; | 发明人 | 赵波; | ||||
| 摘要 | 一种 半导体 结构以及半导体结构的形成方法，形成方法包括：提供基底；在所述基底上形成第一金属层；在所述第一金属层上形成突起抑制导电层；在所述突起抑制导电层上形成第二金属层。本 发明 减小了在第二金属层上形成突起的数量以及体积，改善了形成的第二金属层的表面性能，从而使得形成的半导体结构的性能得到改善，例如，半导体结构的良率和可靠性得到提高。 | ||||||
| 权利要求 | 1.一种半导体结构的形成方法，其特征在于，包括： |
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| 说明书全文 | 半导体结构以及半导体结构的形成方法技术领域[0001] 本发明涉及半导体制造技术领域，特别涉及一种半导体结构以及半导体结构的形成方法。 背景技术[0002] MEMS(Micro-Electro-Mechanical System)是微机电系统的缩写。一般的，MEMS系统主要包括微型机构、微型传感器、微型执行器和相应的处理电路等几部分，它是融合多种微细加工技术，并结合现代信息技术的基础上发展起来的高科技产品。MEMS系统的目标是把信息的获取、处理和执行集成在一起，组成具有多功能的微型系统，集成于大尺寸系统中，从而大幅度地提高系统的自动化、智能化和可靠性水平。 [0003] MEMS技术的发展开辟了一个全新的技术领域和产业，采用MEMS技术制作的微传感器、微执行器、微型构件、微机械光学器件、真空微电子器件、电力电子器件等在航空、航天、汽车、生物医学、环境监控以及军事等领域都有着十分广阔的应用前景。目前，MEMS市场的主导产品包括压力传感器、加速度计、微陀螺仪、墨水喷嘴和硬盘驱动头等。 [0004] 然而，现有技术采用MEMS技术制作的加速度计芯片的性能有待提高。 发明内容[0005] 本发明解决的问题是提供一种半导体结构以及半导体结构的形成方法，提高半导体结构的可靠性以及良率。 [0006] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一金属层；在所述第一金属层上形成突起抑制导电层；在所述突起抑制导电层上形成第二金属层，所述第二金属层的材料与所述第一金属层的材料相同。 [0007] 可选的，所述第一金属层的材料为Al或AlCu；所述第二金属层的材料为Al或AlCu。 [0009] 可选的，所述第一金属层的厚度与所述第二金属层的厚度之和为预定厚度，且所述第一金属层的厚度为所述预定厚度的3/10～1/2。 [0010] 可选的，所述第一金属层的厚度为3000埃～5000埃；所述第二金属层的厚度为3000埃～5000埃。 [0011] 可选的，所述突起抑制导电层的材料为TiN、Ti、TaN或Ta中的一种或多种；所述突起抑制导电层的厚度为50埃～200埃。 [0012] 可选的，在图形化所述第二金属层、突起抑制导电层以及第一金属层之前，在所述第二金属层上形成绝缘膜；在图形化所述第二金属层、突起抑制导电层以及第一金属层的工艺过程中，图形化所述绝缘膜形成位于所述键合金属层上的绝缘层；将所述上基板与所述键合金属层相键合的方法包括：在所述绝缘层上以及中间金属层上形成第一键合膜；图形化所述第一键合膜，形成位于所述绝缘层上的第一键合层；在所述上基板部分表面上形成第二键合层；通过所述第一键合层与所述第二键合层之间互熔，使所述上基板与所述键合金属层相键合。 [0013] 可选的，所述第一键合层的材料为AlCu；所述第二键合层的材料为Ge。 [0014] 可选的，所述形成方法还包括：图形化所述第二金属层、突起抑制导电层以及第一金属层，在所述基底上形成分立的键合金属层以及中间金属层，且所述键合金属层与所述中间金属层间隔分布；提供下基板以及位于所述下基板上的上基板，其中，所述下基板内具有凹槽，所述上基板表面具有梳齿结构，且所述梳齿结构位于所述凹槽正上方；将所述上基板与所述键合金属层相键合，使得所述中间金属层位于所述梳齿结构正上方。 [0015] 本发明还提供一种半导体结构，包括：基底；位于所述基底上的分立的键合金属层以及中间金属层，且所述键合金属层与所述中间金属层相互分立，其中，所述键合金属层包括位于基底上的键合第一金属层、位于键合第一金属层上的键合突起抑制导电层以及位于键合突起抑制导电层上的键合第二金属层，所述中间金属层包括位于基底上的中间第一金属层、位于中间第一金属层上的中间突起抑制导电层以及位于中间突起抑制导电层上的中间第二金属层，所述键合第一金属层、键合第二金属层、中间第一金属层以及中间第二金属层的材料相同；下基板以及位于所述下基板上的上基板，其中，所述下基板内具有凹槽，所述上基板表面具有梳齿结构，且所述梳齿结构位于所述凹槽正上方；其中，所述键合金属层与所述上基板相键合，且所述中间金属层位于所述梳齿结构正上方。 [0016] 可选的，所述突起抑制导电层的材料为Ti、TiN、Ta或TaN中的一种或多种；所述突起抑制导电层的厚度为50埃～200埃。 [0017] 与现有技术相比，本发明的技术方案具有以下优点： [0018] 本发明提供的半导体结构的形成方法的技术方案中，将位于基底上的金属层分成两次形成，包括形成第一金属层的工艺步骤以及形成第二金属层的工艺步骤，且在第一金属层与第二金属层之间形成突起抑制导电层。由于与金属层的厚度相比，所述第一金属层的厚度以及第二金属层的厚度明显更小，因此本发明中第一金属层与第二金属层的内部压缩应力小，从而减小了金属原子向第二金属层表面迁移的能力，进而减小在第二金属层表面形成的突起的数量以及体积，改善形成的第二金属层表面质量。当图形化所述第二金属层形成中间金属层，且在形成加速度计芯片的过程中，中间金属层位于梳齿结构正上方，由于中间金属层表面的突起数量少且体积小，从而可以防止中间金属层触碰到梳齿结构，提高形成的加速度计芯片的良率和可靠性。 [0019] 可选方案中，所述第一金属层的厚度与所述第二金属层的厚度之和为预定厚度，且所述第一金属层的厚度为所述预定厚度的3/10～1/2，所述第一金属层的厚度适中，在改善第一金属层表面形成hillock问题的同时，还可以使得后续形成的第二金属层的厚度适中，进一步的避免在第二金属层上形成hillock。 [0020] 可选方案中，所述突起抑制导电层的厚度为50埃～200埃，既保证了所述突起抑制导电层起到足够强的抑制hillock形成的能力，且使得所述突起抑制导电层占据的体积适中，因此第一金属层、突起抑制导电层以及第二金属层构成的叠层结构的电阻在可接受范围内。附图说明 [0021] 图1为一种加速度计芯片的结构示意图； [0022] 图2为图1中的中间金属层的扫描电镜图； [0023] 图3至图8、图10至图12为本发明一实施例提供的半导体结构形成过程的剖面结构示意图； [0024] 图9为图8中的基底以及中间金属层的扫描电镜图。 具体实施方式[0025] 根据背景技术，现有技术采用MEMS技术制作的加速度计芯片的性能有待提高。 [0026] 现结合一种加速度计芯片进行分析，参考图1，所述加速度计芯片包括： [0027] 上基底10，所述上基底10上具有分立的键合金属层11以及中间金属层12，其中，所述键合金属层11以及中间金属层12间隔分布； [0028] 下基底，所述下基底包括下基板20以及位于下基板20上的上基板30，其中，所述下基板20中具有凹槽21，所述上基板30上具有梳齿结构31，且所述梳齿结构31位于所述凹槽21上方； [0029] 其中，所述上基板30与所述上基底10的键合金属层11相键合，且所述中间金属层12位于所述梳齿结构31上方。 [0030] 具体的，通过在所述上基板30与所述键合金属层11之间设置键合层40，通过所述键合层40实现所述上基板30与所述键合金属层11之间的键合。 [0031] 上述提供的加速度计芯片的性能有待提高，例如，芯片的良率低、可靠性差。 [0032] 经分析发现，所述中间金属层12的材料为AlCu合金，所述中间金属层12表面形成有hillock(突起)50，所述突起50实际为堆积的Al原子。在加速度计进行工作时，所述突起50容易触碰到梳齿结构31，影响器件性能甚至造成器件失效。 [0033] 参考图2，图2为图1中的中间金属层12(参考图1)的电镜扫描图，观察到中间金属层12上具有突起50，其中突起50的高度可达639nm。 [0034] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一金属层；在所述第一金属层上形成突起抑制导电层；在所述突起抑制导电层上形成第二金属层。 [0035] 本发明将金属层分成两次形成，包括形成第一金属层的工艺步骤以及形成第二金属层的步骤，且在第一金属层与第二金属层之间形成突起抑制导电层，使得第一金属层以及第二金属层的内部压缩应力减小，从而避免或减小了金属原子向第二金属层表面迁移，减小在第二金属层表面形成的突起的数量以及体积，改善形成的第二金属层表面质量。 [0036] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。 [0037] 图3至图8、图10至图12为本发明一实施例提供的半导体结构形成过程的剖面结构示意图；图9为图8中基底以及中间金属层的扫描电镜图。 [0038] 参考图3，提供基底101；在所述基底101上形成第一金属层102。 [0040] 本实施例中，所述基底101为硅基底。所述基底101内还可以形成有半导体器件，例如电阻器、电容器、电感器、NMOS晶体管、PMOS晶体管或者CMOS晶体管；所述基底101表面还可以形成有界面层或者功能层。 [0041] 本实施例中，所述基底101内包含有CMOS电路，因此本实施例形成的半导体结构中，CMOS电路与MEMS器件在同一块器件上，因此MEMS器件信号可以通过后续形成的键合层传递至CMOS电路中进行信号处理，减少信号损耗，提升敏感性，且节约成本。本实施例中，在形成所述第一金属层102之前，先在所述基底101上形成第一粘附层103，后续在第一粘附层103上形成所述第一金属层102。所述第一粘附层103有利于提高第一金属层102与基底101之间的粘附性，防止第一金属层102从基底101上脱落；并且，所述第一粘附层103还可以使基底101与第一金属层102相互分离，防止第一金属层102内的金属原子向基底101内扩散。 [0042] 所述第一粘附层103的材料为具有导电性的材料，且所述第一粘附层103的材料与基底101之间的粘附性好，同时还可以第一金属层102之间的粘附性好。因此，所述第一粘附层103的材料为Ti、TiN、Ta或TaN中的一种或多种。 [0043] 本实施例中，所述第一粘附层103的材料为Ti和TiN的混合材料。 [0044] 所述第一粘附层103的厚度不宜过薄，也不宜过厚。若所述第一粘附层103的厚度过薄，所述第一粘附层103起到的提高基底101与第一金属层102之间粘附性的能力差；若所述第一粘附层103的厚度过厚，则所述第一粘附层103占据半导体结构的体积较大，且第一粘附层103的材料电阻率大于第一金属层102的材料电阻率，造成基底101上的导电层的电阻过高，其中，导电层包括第一粘附层103以及第一金属层102。 [0045] 为此，本实施例中，所述第一粘附层103的厚度为250埃～500埃。 [0046] 需要说明的是，在其他实施例中，也可以直接在所述基底上形成第一金属层。 [0047] 所述第一金属层102为后续形成键合金属层以及中间金属层提供工艺基础。由于Al具有易于沉积、刻蚀以及加工性好、电导率高、与基底101之间的附着性好、成本低等优点，所述第一金属层102的材料中含有Al。 [0048] 本实施例中，所述第一金属层102的材料为AlCu合金，其中，Al原子的质量百分比含量大于或等于99.5％。由于第一金属层102的材料为铜铝合金，合金化可以在Al晶界部分形成薄膜，阻碍Al原子沿晶界移动，进而减小产生hillock的概率。需要说明的是，在其他实施例中，所述第一金属层的材料也可以为纯铝。 [0049] 采用化学气相沉积工艺或者物理气相沉积工艺，形成所述第一金属层102。 [0050] 所述第一金属层102与后续形成的第二金属层共同作为基底101上的金属层。对于电学性能已知的半导体结构而言，需形成的金属层的厚度也为已知，将所述需形成的金属层的厚度称为预定厚度，所述预定厚度为第一金属层102的厚度与后续形成的第二金属层的厚度之和。 [0051] 所述第一金属层102的厚度不宜过薄，也不宜过厚。如果所述第一金属层102的厚度过薄，则后续相应形成的第二金属层的厚度将较厚，使得后续形成的第二金属层内部压缩应力较大；第二金属层将通过Al原子扩散的方式释放内部压缩应力，造成第二金属层上形成hillock。如果所述第一金属层102的厚度过厚，则所述第一金属层102内部的压缩应力相对较大，造成第一金属层102上形成hillock。 [0052] 并且，在后续的热处理工艺过程中，所述第一金属层102内将产生热应力，如果所述第一金属层102的厚度过厚，所述第一金属层102内的热应力较大，后续形成的突起抑制导电层吸收所述热应力的能力有限，进而造成第一金属层102上形成hillock，导致第一金属层102与所述突起抑制导电层之间的导电性能受到影响。 [0053] 为此，本实施例中，所述第一金属层102的厚度为所述预定厚度的3/10～1/2。 [0054] 具体的，本实施例中，所述预定厚度为6000埃～10000埃，所述第一金属层102的厚度为1800埃～5000埃，例如为3000埃。 [0055] 参考图4，在所述第一金属层102上形成突起抑制导电层104。 [0056] 通过在所述第一金属层102与后续形成的第二金属层之间设置所述突起抑制导电层104，可以减小或避免在第二金属层上形成hillock。 [0057] 所述突起抑制导电层104的材料与所述第一金属层102之间具有良好的粘附性，且所述突起抑制导电层104中的原子不易发生电迁移或者热迁移。 [0058] 所述突起抑制导电层104起到抑制hillock形成的作用机理主要包括： [0059] 一方面，将预定厚度较厚的金属层分成两次生长，分别相应形成第一金属层102和后续的第二金属层，形成的第一金属层102厚度小于金属层厚度，形成的第二金属层厚度小于金属层厚度；因此，与一次形成金属层的情况相比，第一金属层102内部应力以及第二金属层内部应力均小于金属层内部应力，使得在第一金属层102或第二金属层上形成hillock的概率减小。 [0060] 另一方面，后续的工艺过程中，所述第一金属层102还会经历一道或多道热处理工艺，使得第一金属层102内形成热应力，所述突起抑制导电层104可以吸收所述热应力，避免在第一金属层102上形成hillock。并且，由于第一金属层102的厚度较薄，因此在后续的热处理工艺中，所述第一金属层102内产生的热应力较小，相应的也减小了在第一金属层102上形成hillock的概率，减小形成的hillock的数量以及体积。 [0061] 此外，后续在所述突起抑制导电层104上形成第二金属层时，可以使第二金属层内的(111)晶向数量减少，(111)晶向的减少说明存在更多的三晶汇合点(triple junction)，在热处理过程中有更多的晶界扩散发生，因此所述第二金属层内部的应力容易得到释放，避免在第二金属层上形成hillock。 [0062] 所述突起抑制导电层104的材料为Ti、TiN、Ta或TaN。本实施例中，所述突起抑制导电层104的材料为Ti和TiN的混合材料。 [0063] 所述突起抑制导电层104的厚度不宜过薄，也不宜过厚。如果所述突起抑制导电层104的厚度过薄，则所述突起抑制导电层104抑制hillock的作用不明显；如果所述突起抑制导电层104的厚度过厚，则所述突起抑制导电层104占据的体积过大，造成第一金属层102与第二金属层叠层结构的电阻增加。 [0064] 并且，所述突起抑制导电层104的厚度还与后续形成的第二金属层中(111)晶向数量有关。若所述突起抑制导电层104的厚度过厚，则后续形成的第二金属层中(111)晶向数量过少，使得第二金属层的抗电迁移能力过弱。 [0065] 为此，本实施例中，所述突起抑制导电层104的厚度为50埃～200埃。 [0067] 参考图5，在所述突起抑制导电层104上形成第二金属层105，所述第二金属层105的材料与所述第一金属层102的材料相同。 [0068] 所述第二金属层105与所述第一金属层102共同作为位于基底101上的金属层，且后续图形化所述金属层形成键合金属层以及中间金属层。 [0069] 本实施例中，所述第二金属层105的材料为AlCu，Al的原子质量百分比大于或等于99.5％。在其他实施例中，所述第二金属层的材料还可以为纯铝。 [0070] 采用化学气相沉积工艺或物理气相沉积工艺，形成所述第二金属层105。本实施例中，所述第二金属层105的形成工艺与所述第一金属层102的形成工艺相同。 [0071] 根据所需形成的金属层的预定厚度以及前述形成的第一金属层102的厚度，确定所述第二金属层105的厚度。本实施例中，所述第二金属层105的厚度为3000埃～5000埃。 [0072] 所述第二金属层105的厚度相对较薄，使得所述第二金属层105内部压缩应力较小，因此在应力作用下第二金属层105上产生的hillock数量少且体积小。并且，所述突起抑制导电层104可以吸收所述第二金属层105内部压缩应力，从而进一步的减小了第二金属层105内部压缩应力，进一步的减小了hillock数量以及体积。 [0073] 同时，由于所述第二金属层105的厚度较薄，因此在后续经历热处理工艺时，所述第二金属层105内产生的热应力较小，相应的也减小了在第二金属层105上形成hillock的概率，减小在第二金属层105上形成hillock的数量以及体积。 [0074] 并且，本实施例中，由于所述突起抑制导电层104的材料为Ti和TiN的混合材料，且所述突起抑制导电层104的厚度为50埃～200埃，使得相应形成的第二金属层105内的(111)晶向数量适中，既使得第二金属层105内的压缩应力易得到释放，减小形成hillock的概率以及体积；并且，还保证所述第二金属层105具有足够的抗电迁移能力。 [0075] 此外，在所述第一粘附层104上形成第二金属层105时，所述第二金属层105内的(111)晶向数量较少，因此第二金属层105中存在的三晶汇合点增加，使得在热处理过程中有更多的晶界发生扩散，因此第二金属层105内部的压缩应力容易得到释放，也相应的使得在第二金属层105上形成hillock的概率减小，且在第二金属层105上形成的hillock的体积也就较小。 [0076] 参考图6，在所述第二金属层105上形成第二粘附层106。 [0077] 所述第二粘附层106的材料为导电材料，并且所述第二粘附层106的材料还为具有抗反射能力的材料，使得后续在第二金属层105上形成的光刻胶层具有良好形貌。并且，所述第二粘附层106还对所述第二金属层105提供保护作用，避免第二金属层105在后续的工艺步骤中受到损伤。 [0078] 所述第二粘附层106的材料为Ti、TiN、Ta或TaN中的一种或多种。本实施例中，所述第二粘附层106的材料为Ti和TiN的混合材料。 [0079] 所述第二粘附层106的厚度不宜过厚，也不宜过薄。如果所述第二粘附层106的厚度过薄，所述第二粘附层106具有的抗反射能力有限，且所述第二粘附层106对第二金属层105的保护能力较弱；所述第二粘附层106的材料电阻率高于所述第二金属层105的材料电阻率，如果所述第二粘附层106的厚度过厚，则位于基底101上的金属层的整体电阻将变大。 [0080] 为此，本实施例中，所述第二粘附层106的厚度为250埃～500埃。 [0081] 采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，形成所述第二粘附层106。 [0082] 本实施例中，在所述第一金属层102与第二金属层105之间形成突起抑制导电层104后，减少了在第二金属层105上形成的hillock数量以及体积；且与单次形成的金属层电阻相比，本实施例中，第一金属层102、突起抑制导电层104以及第二金属层105构成的金属层的等效电阻增加较少，本实施例中所述金属层的等效电阻增加了5％～10％，所述金属层的等效电阻的增加在可接受范围内。 [0083] 继续参考图6，在所述第二金属层105上形成绝缘膜301。 [0084] 所述绝缘膜301为后续形成位于键合金属层上的绝缘层提供工艺基础。本实施例中，由于所述第二金属层105上形成有第二粘附层106，因此所述绝缘膜301位于所述第二粘附层106表面。 [0086] 所述图形化的光刻胶层107为后续图形化所述绝缘膜301、第二金属层105、突起抑制导电层104以及第一金属层102的掩膜。所述图形化的光刻胶层107的位置和尺寸定义出后续形成的键合金属层以及中间金属层的位置和尺寸。 [0087] 形成所述图形化的光刻胶层107的工艺步骤包括：在所述绝缘膜301上涂覆光刻胶膜；对所述光刻胶膜进行曝光处理；对经历过曝光处理的光刻胶膜进行显影处理，形成所述图形化的光刻胶层107。 [0088] 参考图8，图形化所述第二金属层105(参考图7)、突起抑制导电层104(参考图7)以及第一金属层102(参考图7)，在所述基底101上形成分立的键合金属层以及中间金属层，且所述键合金属层与所述中间金属层间隔分布。 [0089] 具体的，以所述图形化的光刻胶层107(参考图7)为掩膜，刻蚀所述第二金属层105、突起抑制导电层104以及第一金属层102，直至暴露出基底101。在形成所述键合金属层以及中间金属层后，去除所述图形化的光刻胶层107。 [0090] 本实施例中，还图形化所述第二粘附层106(参考图7)以及第一粘附层103(参考图7)；且在图形化所述第二金属层105、突起抑制导电层104以及第一金属层102的工艺过程中，还图形化所述绝缘膜301(参考图7)形成位于所述键合金属层上的绝缘层211，也就是说，所述中间金属层上的绝缘膜301被刻蚀去除。 [0091] 所述键合金属层包括：键合第一金属层112、位于键合第一金属层112上的键合突起抑制导电层114以及位于键合突起抑制导电层114上的键合第二金属层115。所述键合第一金属层112为图形化第一金属层102形成的，所述键合突起抑制导电层114为图形化突起抑制导电层104形成的，所述键合第二金属层115为图形化第二金属层105形成的。 [0092] 本实施例中，所述键合金属层还包括：位于所述键合第一金属层112与所述基底101之间的键合第一粘附层113，位于所述键合第二金属层115上的键合第二粘附层116。其中，所述键合第一粘附层113为图形化第一粘附层103形成的，所述键合第二粘附层116为图形化第二粘附层106形成的。 [0093] 所述中间金属层包括：中间第一金属层122、位于中间第一金属层122上的中间突起抑制导电层124以及位于中间突起抑制导电层124上的中间第二金属层125。所述中间第一金属层122为图形化第一金属层102形成的，所述中间突起抑制导电层124为图形化突起抑制导电层104形成的，所述中间第二金属层125为图形化第二金属层105形成的。 [0094] 本实施例中，所述中间金属层还包括：位于所述中间第一金属层122与所述基底101之间的中间第一粘附层123，位于所述中间第二金属层125上的中间第二粘附层126。其中，所述中间第一粘附层123为图形化第一粘附层103形成的，所述中间第二粘附层126为图形化第二粘附层106形成的。 [0095] 需要说明的是，在其他实施例中，为了降低前述图形化工艺的刻蚀工艺难度，还可以先对第二金属层、突起抑制导电层以及第一金属层进行图形化，在基底上形成分立的键合金属层和中间金属层，且所述键合金属层和中间金属层间隔分布；然后，在键合金属层上、中间金属层上以及暴露出的基底上形成绝缘膜；图形化所述绝缘膜形成位于键合金属层上的绝缘层，所述图形化包括去除位于中间金属层上以及暴露出的基底上的绝缘膜。 [0096] 由前述分析可知，本实施例中，所述键合金属层上的hillock的数量少且hillock的体积小，所述中间金属层上的hillock的数量少且体积小。 [0097] 结合参考图9，图9为基底101与中间金属层的扫描电镜示意图，从图9中可以看出，所述中间第二金属层125上未发现明显hillock。图9中，厚度2表示：第二金属层105的厚度与第二粘附层106的厚度之和；厚度3表示：第一粘附层103的厚度、第一金属层102的厚度与突起抑制导电层104的厚度之和；厚度4表示：第一粘附层103的厚度、第一金属层102的厚度、突起抑制导电层104的厚度、第二金属层105的厚度与第二粘附层106的厚度之和。 [0098] 参考图10，在所述绝缘层211上以及中间金属层上形成第一键合膜；图形化所述第一键合膜，形成位于所述绝缘层211上的第一键合层212。 [0099] 所述第一键合层212为所述键合金属层与后续通过的下基板以及上基板进行键合提供工艺基础。本实施例中，为了避免所述第一键合层212在后续的键合步骤中流向所述键合金属层侧壁，降低后续的键合工艺难度，所述第一键合层212位于部分绝缘层211上。 [0100] 本实施例中，所述第一键合层212的材料为AlCu。在其他实施例中，所述第一键合层的材料还可以为纯铝。 [0101] 所述第一键合层212的厚度较薄，使得所述第一键合层212顶部表面的凸起少且体积小；并且，所述第一键合层212与后续提供的第二键合层互熔，因此，即使第一键合层212顶部具有凸起也不会对后续的互熔造成影响。为此，本实施例中，采用一道工艺步骤形成所述第一键合膜。 [0102] 为了提高所述第一键合膜与所述绝缘层211之间的结合性能，所述第一键合膜与所述绝缘层211之间还可以形成键合粘附层。 [0103] 参考图11，所述半导体结构的形成方法还包括：提供下基板201以及位于所述下基板201上的上基板301，其中，所述下基板201内具有凹槽202，所述上基板301具有梳齿结构302，且所述梳齿结构302位于所述凹槽202上方。 [0104] 本实施例中，所述下基板201为硅基底。在其他实施例中，所述下基板还可以锗基底、锗硅基底、碳硅基底或蓝宝石基底。 [0105] 根据半导体结构的电性要求，确定所述凹槽202的深度以及宽度尺寸。 [0106] 本实施例中，所述上基板301为硅基底。在其他实施例中，所述上基板还可以为锗基底、锗硅基底、碳硅基底或蓝宝石基底。所述梳齿结构302的材料与所述上基板301的材料相同。 [0107] 本实施例中，形成所述下基板201以及上基板301的工艺步骤包括：提供具有凹槽202的下基板201；提供初始上基板，所述初始上基板具有相对的正面和背面；通过键合层 401，使所述下基板201与初始上基板的正面相键合；在进行所述键合工艺之后，对所述初始上基板的背面进行减薄处理；刻蚀所述初始上基板的背面，形成位于所述下基板201上的上基板301，且所述上基板301表面具有梳齿结构302，所述梳齿结构302位于所述凹槽202正上方。 [0108] 参考图12，将所述上基板301与所述键合金属层相键合，且使所述中间金属层位于所述梳齿结构302正上方。 [0109] 在进行所述键合之前，还包括步骤：在所述上基板301部分表面上形成第二键合层213。 [0110] 本实施例中，所述第一键合层212的材料为AlCu，所述第二键合层213的材料为Ge。在其他实施例中，所述第一键合层的材料为Ge，所述第二键合层的材料为AlCu。 [0111] 通过所述第一键合层212与所述第二键合层213之间互熔，使所述上基板301与所述键合金属层相键合。在较低温度下，所述AlCu能够与Ge实现互熔，从而避免了高温对基底101、上基板301或者下基板201带来不良影响。 [0112] 所述下基板201、上基板301以及所述梳齿结构302构成MEMS加速度器件，当有加速度输入时，所述梳齿结构302发生移动，因此梳齿结构302与中间金属层构成的等效电容的电容值发生变化；通过所述梳齿结构302移动量获取加速度。 [0113] 在进行所述键合工艺之后，所述中间金属层位于所述梳齿结构302正上方。本实施例中，由于所述中间金属层中的中间第二金属层125上的hillock数量少且体积小，从而避免了所述中间金属层触碰到梳齿结构302的问题，防止中间金属层与梳齿结构302发生粘结，尤其是避免了梳齿结构302移动时触碰到中间金属层，提高形成的半导体结构的性能，改善形成的半导体结构的良率和可靠性。 [0114] 在采用一次工艺形成位于基底上的金属层的方案中，相应形成的半导体结构的良率损失为5％～25％。经测试，本实施例中，形成的半导体结构的良率损失小于1％，例如为0.94％、0.30％。可见，本实施例显著的提高了形成的半导体结构的良率损失。 [0115] 本发明相应的还提供一种采用上述方法形成的半导体结构，参考图12，所述半导体结构包括： [0116] 基底101； [0117] 位于所述基底101上的分立的键合金属层以及中间金属层，且所述键合金属层与所述中间金属层相互分立，其中，所述键合金属层包括位于基底101上的键合第一金属层112、位于键合第一金属层112上的键合突起抑制导电层114以及位于键合突起抑制导电层 114上的键合第二金属层115，所述中间金属层包括位于基底101上的中间第一金属层122、位于中间第一金属层122上的中间突起抑制导电层124以及位于中间突起抑制导电层124上的中间第二金属层125；所述键合第一金属层112、键合第二金属层115、中间第一金属层122以及中间第二金属层125的材料相同； [0118] 下基板201以及位于所述下基板201上的上基板301，其中，所述下基板201内具有凹槽202，所述上基板302表面具有梳齿结构302，且所述梳齿结构302位于所述凹槽202正上方； [0119] 其中，所述键合金属层与所述上基板301相键合，且所述中间金属层位于所述梳齿结构302正上方。 [0120] 以下将结合附图对本实施例提供的半导体结构进行详细说明。 [0121] 有关基底101的描述请参考前述实施例的相应描述。 [0122] 本实施例中，所述键合第一金属层112以及中间第一金属层122为图形化第一金属层获得，所述键合突起抑制导电层114以及中间突起抑制导电层124为图形化突起抑制导电层获得的，所述键合第二金属层115以及中间第二金属层125为图形化第二金属层获得的。 [0123] 所述中间突起抑制导电层124可以抑制中间第二金属层115上hillock的形成，减小中间金属层上hillock的数量以及体积，从而防止中间金属层上的hillock触碰到所述梳齿结构302，提高半导体结构的良率。 [0124] 本实施例中，所述键合第一金属层112的材料为AlCu，所述中间第一金属层122的材料为AlCu，所述键合第二金属层115的材料为AlCu，所述中间第二金属层125的材料为AlCu。在其他实施例中，所述键合第一金属层、所述中间第一金属层、所述键合第二金属层或者所述中间第二金属层的材料还可以为纯铝。 [0125] 所述键合突起抑制导电层114的材料为Ti、TiN、Ta或TaN中的一种或多种；所述中间突起抑制导电层124的材料为Ti、TiN、Ta或TaN。本实施例中，所述键合突起抑制导电层114的材料为Ti和TiN的混合材料，所述中间突起抑制导电层124的材料为Ti和TiN的混合材料。本实施例中，所述键合突起抑制导电层114的厚度为50埃～200埃，所述中间突起抑制导电层124的厚度为50埃～200埃。 [0126] 本实施例中，所述键合金属层还包括：位于所述基底101与所述键合第一金属层112之间的键合第一粘附层113、位于所述键合第二金属层115上的键合第二粘附层116；所述中间金属层还包括：位于所述基底101与所述中间第一金属层122之间的中间第一粘附层 123、位于所述中间第二金属层125上的中间第二粘附层126。 [0127] 本实施例中，所述键合金属层上还具有绝缘层211，且所述绝缘层211上具有第一键合层212，所述上基板301部分表面上具有第二键合层213，通过所述第二键合层213以及第一键合层212实现所述键合金属层与所述上基板301之间的键合。 [0128] 本实施例提供的半导体结构中，由于在中间第一金属层122与中间第二金属层125之间设置有中间突起抑制导电层124，使得中间第一金属层122以及中间第二金属层125具有相对较小的厚度，因此中间第一金属层122以及中间第二金属层125内的压缩应力较小，从而防止由于压缩应力过大而造成的Al原子向中间第二金属层125表面移动的问题，抑制在中间第二金属层125上形成hillock，防止中间金属层触碰到所述梳齿结构302，提高半导体结构的良率和可靠性。 [0129] 此外，当所述中间第一金属层122以及中间第二金属层125的温度升高而在内部产生热应力时，所述中间突起抑制导电层124可以吸收所述热应力，防止在热应力作用下发生的Al原子向中间第二金属层125表面移动的问题，进一步的抑制在中间第二金属层125上形成hillock，防止中间金属层触碰到所述梳齿结构302，提高半导体结构的良率和可靠性。 |
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