晶片封装体及其形成方法 |
|||||||
| 申请号 | CN201310185700.8 | 申请日 | 2013-05-17 | 公开(公告)号 | CN103426838B | 公开(公告)日 | 2016-12-28 |
| 申请人 | 精材科技股份有限公司; | 发明人 | 刘建宏; | ||||
| 摘要 | 本 发明 提供一种晶片封装体及其形成方法，该晶片封装体包括：一基底，具有一第一表面及一第二表面；一元件区，位于该基底之中；一导电垫结构，设置于该基底上，且电性连接该元件区；一间隔层，设置于该基底之该第一表面之上；一第二基底，设置于该间隔层之上，其中该第二基底、该间隔层、及该基底共同于该元件区上围出一空腔；以及一穿孔，自该第二基底之一表面朝该基底延伸，其中该穿孔连通该空腔。本发明可显著缩减晶片封装体的尺寸、可大量生产晶片封装体、以及可降低制程成本和时间。 | ||||||
| 权利要求 | 1.一种晶片封装体，其特征在于，包括： |
||||||
| 说明书全文 | 晶片封装体及其形成方法技术领域背景技术[0002] 晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。 [0003] 如何缩减晶片封装体的尺寸、大量生产晶片封装体以及降低制程成本和时间已成为重要课题。 发明内容[0004] 本发明提供一种晶片封装体，包括：一基底，具有一第一表面及一第二表面；一元件区，位于该基底之中；一导电垫结构，设置于该基底上，且电性连接该元件区；一间隔层，设置于该基底的该第一表面之上；一第二基底，设置于该间隔层之上，其中该第二基底、该间隔层、及该基底共同于该元件区上围出一空腔；以及一穿孔，自该第二基底的一表面朝该基底延伸，其中该穿孔连通该空腔。 [0005] 本发明提供一种晶片封装体的形成方法，包括：提供一基底，该基底具有一第一表面及一第二表面，其中一元件区形成于该基底之中，及一导电垫结构，设置于该基底上，且电性连接该元件区；于该基底之该第一表面上形成一间隔层；于该间隔层上设置一第二基底，其中该第二基底、该间隔层、及该基底共同于该元件区上围出一空腔；以及自该第二基底之一表面移除部分的该第二基底以形成朝该基底延伸之一穿孔，其中该穿孔连通该空腔。 [0006] 本发明提供一种晶片封装体的形成方法，包括：提供一基底，该基底具有一第一表面及一第二表面，其中一元件区形成于该基底之中，及一导电垫结构，设置于该基底上，且电性连接该元件区；提供一第二基底；于该第二基底上形成一间隔层；将于该间隔层接合于该基底之该第一表面上，其中该第二基底、该间隔层、及该基底共同于该元件区上围出一空腔；以及自该第二基底之一表面移除部分的该第二基底以形成朝该基底延伸之一穿孔，其中该穿孔连通该空腔。 [0008] 图1A至图1J显示根据本发明一实施例的晶片封装体的制程剖面图。 [0009] 图2A至图2F显示根据本发明一实施例的晶片封装体的制程剖面图。 [0010] 图3A至图3D分别显示根据本发明实施例的晶片封装体的剖面图。 具体实施方式[0011] 以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。 [0012] 本发明一实施例的晶片封装体可用以封装光电元件，例如光感测元件或发光元件。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System;MEMS)、微流体系统(micro fluidic systems)或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package; WSP)制程对影像感测元件、发光二极管(light-emitting diodes;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)、喷墨头(ink printer heads)或功率金氧半电晶体晶片(power MOSFET chips)等半导体晶片进行封装。 [0013] 其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。在一实施例中，上述切割后的封装体为一晶片尺寸封装体(CSP，chip scale paclage)。晶片尺寸封装体(CSP)的尺寸可仅略大于所封装的晶片。例如，晶片尺寸封装体的尺寸不大于所封装晶片的尺寸的120%。 [0014] 图1A至图1J显示根据本发明一实施例的晶片封装体的制程剖面图。如图1A所示，提供基底100，其具有表面100a及表面100b。基底100可为半导体基底。在一实施例中，基底100为半导体晶圆，例如硅晶圆。 [0015] 在一实施例中，基底100之中形成有元件区102。元件区102中例如形成有(但不限于)温度感测元件、湿度感测元件、压力感测元件、或前述的组合。在一实施例中，元件区102于表面100a露出。元件区102中的元件可例如通过内连线(未显示)而与设置于基底100上的导电垫结构104电性连接。在一实施例中，导电垫结构104可形成于基底100上的介电层(未显示)之中。导电垫结构104可由多个彼此堆叠的导电垫、单一导电垫、或多个导电垫及其间的内连线结构所构成。 [0016] 接着，如图1B所示，于基底100的表面100a上形成间隔层106。在一实施例中，间隔层106包括环氧树脂、硅胶基高分子、无机材料、或前述的组合。在一实施例中，间隔层106包括光致抗蚀剂材料而可通过曝光及显影制程而图案化。在一实施例中，间隔层106具有大抵平坦的上表面。在一实施例中，间隔层106大抵不吸收水气。 [0017] 如图1C所示，接着于间隔层106上设置基底108。基底108、间隔层106、及基底100可共同于元件区102上围出空腔110。基底108可例如为半导体基底、金属基底、高分子基底、陶瓷基底、或前述的组合。在一实施例中，基底108可为不透光基底(对于可见光或红外光而言)。在一实施例中，间隔层106可直接接触基底108。此外，在一实施例中，间隔层106本身具有黏性而可接合基底100及基底108。因此，间隔层106可不与任何的粘着胶接触，因而确保间隔层106的位置不因粘着胶而移动。再者，由于不需使用粘着胶，可避免粘着胶溢流而污染元件区102。 [0018] 为了形成与导电垫结构104电性连接的导电线路，可选择性于基底100中形成穿基底导电结构。然应注意的是，本发明实施例不限于此。在其他实施例中，可选用其他导电线路(例如，焊线)形成与导电垫结构104之间的电性连接。以下，将以于基底100中形成穿基底导电结构的实施例为例进行本发明的说明。 [0019] 如图1D所示，可选择性自基底100的表面100b薄化基底100。例如，可对基底100的表面100b进行机械研磨制程、化学机械研磨制程、蚀刻制程、或前述的组合以将基底100薄化至适合的厚度。 [0020] 接着，可自基底100的表面100b移除部分的基底100以形成朝导电垫结构104延伸的孔洞112。在一实施例中，可使用干式蚀刻制程、湿式蚀刻制程、激光雕刻制程、或前述的组合以形成孔洞112。在一实施例中，孔洞112可露出部分的导电垫结构104。孔洞112的侧壁可垂直于基底100的表面100b。或者，孔洞112的侧壁可倾斜于基底100的表面100b。在一实施例中，孔洞112的口径可沿着由表面100b朝向表面100a的方向递增。或者，孔洞112的口径可沿着由表面100b朝向表面100a的方向递减。在对基底100进行各种制程期间，可以基底108为支撑基底以利于各种制程的操作。因此，基底108较佳具有大抵平坦的上表面，以使后续制程的进行更为精确。 [0021] 接着，如图1E所示，可于基底100的表面100b及孔洞112的侧壁上形成绝缘层114。绝缘层114的材质例如可为(但不限于)环氧树脂、防焊层、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物或其组合；或有机高分子材料的聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene:BCB,道氏化学公司)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等。绝缘层114的形成方式可包含涂布方式，例如旋转涂布(spin coating)、喷涂(spray coating)、或淋幕涂布(curtain coating)，或其他适合的沉积方式，例如，液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强式化学气相沉积、快速热化学气相沉积、或常压化学气相沉积等制程。在一实施例中，所形成的绝缘层114会覆盖孔洞112底部下方的导电垫结构104。在此情形下，可例如通过蚀刻制程移除部分的绝缘层 114而使导电垫结构104露出。 [0022] 如图1F所示，接着于绝缘层114上形成导线层116。导线层116可延伸进入孔洞112而电性连接导电垫结构104。导线层116的材质例如为(但不限于)铜、铝、金、铂、镍、锡、或前述的组合。或者，导线层116可包括导电高分子材料或导电陶瓷材料(例如，氧化铟锡或氧化铟锌)。导线层116的形成方式可包括以物理气相沉积制程、化学气相沉积制程、电镀制程、化镀制程、或前述的组合。在一实施例中，可以物理气相沉积制程于基底100的表面100b上形成晶种层(未显示)。接着，可于晶种层形成图案化遮罩层(未显示)，其具有相应于欲形成的导线层的图案的开口图案，其露出其下的晶种层。接着，于露出的晶种层上电镀导电材料，并接着移除图案化遮罩层。后续，进行蚀刻制程以移除原由图案化遮罩层所覆盖的部分的晶种层以形成具有所需图案的导线层116。 [0023] 接着，可选择性于基底100的表面100b及导线层116上形成保护层118。保护层118的材质例如为(但不限于)绿漆、聚亚酰胺(Polyimide)、类聚亚酰胺(Polyimide-like material)、或前述的组合，其形成方式例如包括电镀、旋转涂布(spin coating)、喷涂(spray coating)、淋幕涂布(curatin coating)、或前述的组合。在一实施例中，保护层118包括光致抗蚀剂材料而可经由曝光及显影制程而图案化。例如，保护层118可具有露出部分的导线层116的开口，如图1F所示。 [0024] 接着，如图1G所示，可自基底108的表面移除部分的基底108以形成朝基底100延伸的穿孔120。穿孔120可连通空腔110。在一实施例中，穿孔120可接着使用湿式蚀刻制程、干式蚀刻制程、激光雕刻制程、或前述的组合而形成。在此实施例中，穿孔120的侧壁可大抵与间隔层106的侧边共平面。穿孔120可直接露出元件区102。在一实施例中，穿孔120的口径可等于元件区102。在另一实施例中，穿孔120的口径可小于元件区102。在又一实施例中，穿孔120大于元件区102。穿孔120的开口可包括各种形状，例如圆形、矩形、椭圆形、扇形、或多边形。 [0025] 如图1H所示，可选择性于基底108的表面上设置覆盖胶带122，其可覆盖穿孔120。覆盖胶带122可利于后续制程的进行，并可保护元件区102使之免于受到污染或损坏。接着，可以覆盖胶带122为支撑，于保护层118的开口中进行凸块化制程以形成导电凸块124。导电凸块124的材质可例如为(但不限于)锡、铅、铜、金、镍、或前述的组合。 [0026] 如图1I所示，可选择性沿着基底100的至少一预定切割道SC进行切割制程以形成彼此分离的多个晶片封装体。在一实施例中，可选择性移除覆盖胶带122，如图1J所示。 [0027] 图2A至图2F显示根据本发明一实施例的晶片封装体的制程剖面图，其中相同或相似的标号用以标示相同或相似的元件。此外，相同或相似的元件可能采用相同或相似的材料及/或制程而形成。 [0028] 如图2A所示，提供基底100，其具有表面100a及表面100b。基底100之中可形成有元件区102。元件区102中例如形成有(但不限于)温度感测元件、湿度感测元件、压力感测元件、或前述的组合。元件区102中的元件可例如通过内连线(未显示)而与设置于基底100上的导电垫结构104电性连接。在一实施例中，光敏感区103位于基底100的表面100a，其可位于导电垫结构104与元件区102之间。在一实施例中，光敏感区103应避免照光(例如，可见光或红外光)以使元件区102得以正常运作。 [0029] 接着，如图2B所示，于基底100的表面100a上形成间隔层106。在一实施例中，间隔层106可与元件区102的边缘隔有距离d。 [0030] 如图2C所示，接着于间隔层106上设置基底108。基底108、间隔层106、及基底100可共同于元件区102上围出空腔110。空腔110的面积可大于元件区102的面积。在一实施例中，元件区102的表面可裸露于空腔110之中。基底108较佳选用不透光材质，以避免光敏感区103受光线照射。 [0031] 接着，可以类似于图1D至图1H所述的制程形成出图2D所示的结构。在一实施例中，穿孔120的侧壁不与间隔层106的最靠近穿孔120的侧边共平面。穿孔120的口径可小于空腔110的口径。此外，在另一实施例中，间隔层106不与元件区102隔有距离d。然而，在蚀刻基底 108以形成穿孔120的过程中，间隔层106可能受到蚀刻制程的影响而部分被移除。在此情形下，间隔层106的最靠近穿孔120的侧边亦不与穿孔120的侧壁共平面。 [0032] 如图2E所示，可选择性沿着基底100的至少一预定切割道SC进行切割制程以形成彼此分离的多个晶片封装体。在一实施例中，可选择性移除覆盖胶带122，如图2F所示。 [0033] 此外，在上述实施例中，间隔层106先形成于基底100上，接着才与基底108接合。然而，本发明实施例不限于此。在其他实施例中，可先于基底108上形成间隔层106。接着，将间隔层106接合于基底100的表面100a上。在此情形下，基底100、间隔层106、及基底108亦共同于元件区102上围出空腔110。接着，可使用类似于图1或图2所述的制程进行后续封装以形成晶片封装体。 [0034] 图3A至图3D分别显示根据本发明实施例的晶片封装体的剖面图，其中相同或相似的标号用以标示相同或相似的元件。 [0035] 如图3A所示，在一实施例中，穿孔120的口径可小于空腔110。穿孔120可直接露出元件区102。 [0036] 如图3B所示，在一实施例中，遮光层302可设置在基底108的表面上，其可覆盖光敏感区103。 [0037] 如图3C所示，在一实施例中，穿孔120可仅与空腔110连通而不直接露出元件区102。即，穿孔120在基底100的表面100a上的投影不与元件区102重叠。 [0038] 如图3D所示，在一实施例中，基底108中可形成有多个与空腔110连通的穿孔，例如穿孔120a及穿孔120b。穿孔120a及穿孔120b可不直接露出元件区102。或者，穿孔120a及穿孔120b中其中之一可直接露出元件区102。 [0039] 通过本发明实施例所述的制程，可显著缩减晶片封装体的尺寸、可大量生产晶片封装体、以及可降低制程成本和时间。 [0040] 以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。 [0041] 附图中符号的简单说明如下： [0042] 100：基底；100a、100b：表面；102：元件区；103：光敏感区；104：导电垫结构；106：间隔层；108：基底；110：空腔；112：孔洞；114：绝缘层；116：导线层；118：保护层；120、120a、120b：穿孔；122：胶带；124：导电凸块；302：遮光层；d：距离；SC：切割道。 |
||||||
QQ群二维码
意见反馈
意见反馈