Input and output interface and a semiconductor integrated circuit |
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申请号 | JP2001219519 | 申请日 | 2001-07-19 | 公开(公告)号 | JP3696812B2 | 公开(公告)日 | 2005-09-21 |
申请人 | 富士通株式会社; | 发明人 | 康郎 松崎; 直治 篠▲崎▼; | ||||
摘要 | |||||||
权利要求 | 複数の信号線上をそれぞれ伝達され、複数の遷移エッジをそれぞれ有し、遷移エッジ間の期間の一部が互いに重複する複数の信号 の複数の遷移エッジのタイミングの順序の組み合わせによって、論理値を表現することを特徴とする入出力インタフェース。 請求項1記載の入出力インタフェースにおいて、 前記信号は、パルス信号であり、 前記論理値は、前記パルス信号の 複数の遷移エッジのタイミングの順序を用いて表現されることを特徴とする入出力インタフェース。 複数の信号線上をそれぞれ伝達され 、複数の遷移エッジをそれぞれ有する複数の信号 の複数の遷移エッジのタイミングの順序によって、論理値を表現し、 前記信号を送信する装置は、 遷移エッジのタイミングが互いに異なる複数のタイミング信号のいずれかを、前記論理値に応じて前記信号線毎に選択し、選択した該タイミング信号にそれぞれ同期して前記信号を生成する送信回路を備えていることを特徴とする入出力インタフェース。 複数の信号線をそれぞれ伝達され 、複数の遷移エッジをそれぞれ有する複数の信号 の複数の遷移エッジのタイミングの順序によって、論理値を表現し、 前記信号を受信する装置は、 前記遷移エッジ間の期間の一部が互いに重複する複数の信号における 複数の遷移エッジのタイミングの順序を比較し、比較結果に基づいて論理値を生成する受信回路を備えていることを特徴とする入出力インタフェース。 遷移エッジのタイミングが互いに異なる複数のタイミング信号を生成するタイミング信号生成回路と、 論理値に応じて、前記タイミング信号のいずれかを複数の信号線毎に選択する選択回路と、 選択した前記タイミング信号にそれぞれ同期して信号を生成し、生成した前記信号を出力する出力回路を有する送信回路を備えていることを特徴とする半導体集積回路。 請求項5記載の入出力インタフェースにおいて、 前記送信回路は、 複数の遅延段が縦続接続され、初段の該遅延段で基準信号を受け、各遅延段から前記基準信号を遅延させた前記タイミング信号を出力する遅延回路と、 前記タイミング信号のいずれかを、前記論理値に応じて前記信号線毎に選択する選択回路と、 選択された前記タイミング信号に同期して、前記信号の遷移エッジを生成するエッジ生成回路とを備えていることを特徴とする入出力インタフェース。 請求項6記載の入出力インタフェースにおいて、 前記信号は、パルス信号であり、 前記論理値は、前記パルス信号の前エッジのタイミングの順序および後エッジのタイミングの順序を組み合わせて表現され、 前記遅延回路は、前記前エッジ用および前記後エッジ用の前記タイミング信号をそれぞれ出力し、 前記選択回路は、前記前エッジ用および前記後エッジ用の選択回路で構成され、 前記エッジ生成回路は、各選択回路で選択された前記前エッジ用および前記後エッジ用の前記タイミング信号にそれぞれ同期して前記パルス信号の前エッジおよび後エッジを生成することを特徴とする入出力インタフェース。 複数の信号線を介してそれぞれ伝達され、複数の遷移エッジをそれぞれ有し、遷移エッジ間の期間の一部が互いに重複する複数の信号における遷移エッジのタイミングの順序を比較する複数の比較器を有する比較回路と、 前記比較回路での比較結果に基づいて論理値を生成する論理値生成回路とを有する受信回路を備え 、 前記信号は、パルス信号であり、 前記複数の比較器は、前記パルス信号の前エッジ同士を比較する複数の第1比較器および後エッジ同士をそれぞれ比較する複数の第2比較器であることを特徴とする入出力インタフェース。 請求項8記載の入出力インタフェースにおいて、 前記第1および第2比較器は、互いに異なる2つの前記信号を受ける複数のフリップフロップを備え、 前記遷移エッジのタイミングの順序は、複数の前記フリップフロップの出力レベルに基づいて判定されることを特徴とする入出力インタフェース。 |
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说明书全文 | 【0001】 |